AD73322
–19–rev. b
这 sport 能 工作 在 四 不同的 串行 时钟 (sclk)
比率: 选择 从 dmclk, dmclk/2, dmclk/4 或者
dmclk/8,在哪里 dmclk 是 这 内部的 或者 设备 主控
时钟 结果 从 这 外部 或者 管脚 主控 时钟 正在
分隔 用 这 主控 时钟 分隔物.
sport 寄存器 maps
那里 是 二 寄存器 banks 为 各自 codec 在 这 ad73322:
这 控制寄存器 bank 和 这 数据 寄存器 bank. 这 con-
trol 寄存器 bank 组成 的 第八 读/写 寄存器, 各自
第八 位 宽. 表格 xii 显示 这 控制 寄存器 编排 为
这 ad73322. 这 第一 二 控制 寄存器, cra 和 crb,
是 保留 为 controlling 这 sport. 它们 支撑 settings 为
参数 此类 作 串行 时钟 比率, 内部的 主控 时钟 比率,
样本 比率 和 设备 计数. 作 两个都 codecs 是 内部
倾泻, 寄存器 cra 和 crb 在 各自 codec 必须 是 pro-
grammed 和 这 一样 设置 至 确保 准确无误的 运作 (这个
是 显示 在 这 程序编制 examples). 这 其它 five regis-
ters; crc 通过 crh 是 使用 至 支撑 控制 settings 为
这 模数转换器, dac, 涉及,电源 控制 和 增益 tap
sections 的 这 设备. 它 是 不 需要 那 这 内容 的
crc 通过 crh 在 各自 codec 是 类似的. 控制 regis-
ters 是 written 至 在 这 负的 边缘 的sclk. 这 数据
寄存器 bank 组成 的 二 16-位 寄存器 那 是 这 dac
和 模数转换器 寄存器.
主控 时钟 分隔物
这 ad73322 特性 一个 可编程序的 主控 时钟 分隔物
那 准许 这 用户 至 减少 一个 externally 有 主控
时钟, 在 管脚 mclk, 用 一个 的 这 ratios 1, 2, 3, 4 或者 5 至 pro-
duce 一个 内部的 主控 时钟 信号 (dmclk) 那 是 使用 至
计算 这 抽样 和 串行 时钟 比率. 这 主控 时钟
分隔物 是 可编程序的 用 设置 crb:4-6. 表格 viii 显示
这 分隔 比率 相应的 至 这 各种各样的 位 settings. 这
default 分隔物 比率 是 分隔-用-一个.
表格 viii. dmclk (内部的) 比率 分隔物 settings
MCD2 MCD1 MCD0 dmclk 比率
0 0 0 MCLK
0 0 1 mclk/2
0 1 0 mclk/3
0 1 1 mclk/4
1 0 0 mclk/5
1 0 1 MCLK
1 1 0 MCLK
1 1 1 MCLK
串行 时钟 比率 分隔物
这 ad73322 特性 一个 可编程序的 串行 时钟 分隔物 那
准许 用户 至 相一致 这 串行 时钟 (sclk) 比率 的 这 数据 至
那 的 这 dsp engine 或者 host 处理器. 这 最大 sclk
比率 有 是 dmclk 和 这 其它 有 比率 是:
dmclk/2, dmclk/4 和 dmclk/8. 这 slowest 比率
(dmclk/8) 是 这 default sclk 比率. 这 串行 时钟 分隔物
是 可编程序的 用 设置 位 crb:2–3. 表格 ix 显示 这
串行 时钟 比率 相应的 至 这 各种各样的 位 settings.
表格 ix. sclk 比率 分隔物 settings
SCD1 SCD0 sclk 比率
0 0 dmclk/8
0 1 dmclk/4
1 0 dmclk/2
1 1 DMCLK
样本 比率 分隔物
这 ad73322 特性 一个 可编程序的 样本 比率 分隔物 那
准许 用户 flexibility 在 相一致 这 codec’s 模数转换器 和 dac
样本 比率 (decimation/interpolation 比率)至 这 needs 的 这
dsp 软件. 这 最大 样本 比率 有 是 dmclk/
256, 这个 提供 这 最低 转换 组 延迟, 当 这
其它 有 比率 是: dmclk/512, dmclk/1024 和
dmclk/2048. 这 slowest 比率 (dmclk/2048) 是 这 default
样本 比率. 这 样本 比率 divider 是 可编程序的 用 设置-
ting 位 crb:0-1. 表格 x显示 这 样本 比率 correspond-
ing 至 这 各种各样的 位 settings.
表格 x. 样本 比率 分隔物 settings
DIR1 DIR0 sclk 比率
0 0 dmclk/2048
0 1 dmclk/1024
1 0 dmclk/512
1 1 dmclk/256
dac 进步 寄存器
这 加载 的 这 dac 是 内部 同步 和 这
unloading 的 这 模数转换器 数据 在 各自 抽样 间隔. 这 de-
故障 dac 加载 事件 发生 一个 sclk 循环 在之前 这
sdofs 标记 是 raised 用 这 模数转换器 数据 正在 准备好. 不管怎样,
这个 dac 加载 位置 能 是 先进的 在之前 这个 时间 用
modifying 这 内容 的 这 dac 进步 地方 在 控制
寄存器 e (cre:0–4). 这 地方 是 five 位 宽, 准许 31
increments 的 重量 1/(f
S
×
32); 看 表格 xi. 这 样本 比率
F
S
是 依赖 在 这 设置 的 两个都 这 mclk 分隔物 和
这 样本 比率 分隔物; 看 tables viii 和 x. 在 确实 cir-
cumstances 这个 dac 更新 调整 能 减少 这 组
延迟 当 这 模数转换器 和 dac 是 使用 至 处理 数据 在
序列. 附录 c 详细信息 如何 这 dac 进步 特性 能 是
使用.
便条: 这 dac 进步 寄存器 应当 不 是 changed 当
这 dac 部分 是 powered 向上.
表格 xi. dac 定时 控制
DA4 DA3 DA2 DA1 DA0 时间 进步
000000 s
0 0 0 0 1 1/(f
S
×
32) s
0 0 0 1 0 2/(f
S
×
32) s
——————
1 1 1 1 0 30/(f
S
×
32) s
1 1 1 1 1 31/(f
S
×
32) s
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