AD7760 初步的 技术的 数据
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clocking 这 ad7760
这 ad7760 需要 一个 外部 低 jitter 时钟 源. 这个
信号 是 应用 至 这 mclk 和
MCLK
管脚. 一个 内部的
时钟 信号 (iclk) 是 获得 从 这 mclk 输入 信号.
这个 iclk 控制 所有 这 内部的 运作 的 这 ad7760.
这 最大 iclk 频率 是 20mhz 但是 预定的 至 一个 内部的
时钟 分隔物, 一个 范围 的 mclk 发生率 能 是 使用. 那里
是 三 possibilities 有 至 发生 这 iclk:
1.
iclk = mclk (cdiv[1:0] = 10)
2.
iclk = mclk / 2 (cdiv[1:0] = 00)
3.
iclk = mclk / 4 (cdiv[1:0] = 01)
这些 选项 是 选择 从 这 控制 寄存器 (看
寄存器 部分 为 更远 详细信息). 在 电源-向上, 这 default 是
iclk = mclk / 4 至 确保 那 这 部分 能 handle 这
最大 mclk 频率 的 80mhz. 如果 这 用户 wishes 至 得到
输出 数据 比率 equal 至 那些 使用 在 音频的 系统, 一个 12.288
mhz iclk 频率 能 是 使用. 作 显示 在 表格 5, 输出
数据 比率 的 192, 96 和 48khz 是 achievable 和 这个 iclk
频率. 作 提到 先前, 这个 iclk 频率 能
是 获得 从 不同的 mclk 发生率.
这 mclk jitter (所需的)东西 取决于 在 一个 号码 的 factors
和 是 给 用 这 下列的 等式:
20
)(
)(
102
dBSNR
在
RMSj
f
OSR
t
×××
=
π
osr = 在-抽样 比率 =
ODR
f
ICLK
f
在
= 最大 输入 频率
snr(db) = 目标 snr.
带去 一个 例子 从 表格 5:
odr = 2.5mhz,
f
ICLK
= 20mhz,
f
在
(最大值) = 1mhz, snr =
108dB
pst
RMSj
79.1
10102
8
4.56
)(
=
×××
=
π
这个 是 这 最大 容许的 时钟 jitter 为 一个 全部-规模
1mhz 输入 声调 和 这 给 iclk 和 输出 数据 比率.
带去 一个 第二 例子 从 表格 5:
odr = 48khz,
f
ICLK
= 12.288mhz,
f
在
(最大值) = 19.2khz, snr =
120dB
pst
RMSj
133
10102.192
256
63
)(
=
××××
=
π
这 输入 振幅 也 有 一个 效应 在 这些 jitter 计算数量. 如果,
为 例子, 这 输入 水平的 是 3db 向下 从 全部-规模, 这
容许的 jitter 将 是 增加 用 一个 因素 的 √2 增加
这 第一 例子 至 2.53ps rms. 这个 是 预定的 至 这 事实 那 这
最大 回转 比率 是 减少 用 一个 减少 在 振幅.
图示 14 和 图示 15 illustrate 这个 要点 表明 这
最大 回转 比率 的 一个 sine 波 的 这 一样 频率 但是
和 不同的 amplitudes.
图示 14. 最大 回转 比率 的 sine 波 和 振幅 的 2v pk-pk
图示 15. 最大 回转 比率 的 一样 频率 sine 波 和
振幅 的 1v pk-pk
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