AD7732
管脚 配置 和 函数的 描述
顶 视图
(不 至 规模)
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AD7732
bias0(+)
ain0(+)
ain1(+)
bias1(+)
RB
RA
同步/p1
SCLK
MCLKIN
CS
P0
AV
DD
重置
bias0(–)
ain0(–)
ain1(–)
bias1(–)
RC
RD
refin(+)
DGND
DV
DD
DIN
DOUT
refin(–)
AGND
RDY
MCLKOUT
图示 11. 28-含铅的 tssop
P0
同步/p1
ain0(+)
ain1(+)
ain0(–)
bias0(+)
bias0(–)
ain1(–)
bias1(+)
bias1(–)
RA
RB
RC
RD
SCLK
DIN
DOUT
CS
重置
RDY
DGNDMCLKINMCLKOUTAGND AV
DD
DV
DD
AV
DD
DV
DD
7R
r=15.5k
Ω
2R
R
R
R
7R
7R
7R
2R
2R
2R
缓存区
涉及
发现
refin(–) refin(+)
AD7732
24-位
Σ−∆
模数转换器
串行
接口
控制
逻辑
时钟
发生器
校准
电路系统
i/o 端口
MUX
图示 12. 块 图解
表格 10. 管脚 函数 descriptions—28-含铅的 tssop
管脚 非. Mnemonic 描述
1
SCLK
串行 时钟. 施密特 triggered logic 输入. 一个 外部 串行时钟 是 应用 至 这个 输入
至 转移 串行 数据 至 或者 从 这 ad7732.
2
MCLKIN
主控 时钟 信号 为 这 模数转换器. 这个 能 是提供 在 这 表格 的 一个 结晶/共振器
或者 外部 时钟. 一个 结晶/共振器 能是 系 横过 这 mclkin 和 mclkout 管脚.
alternatively, 这 mclkin 管脚 能 是 driven 和 一个 cmos 兼容 时钟 和
mclkout left unconnected.
3
MCLKOUT
当 这 主控 时钟 为 这 设备 是 一个结晶/共振器, 这结晶/共振器 是
连接 在 mclkin 和 mclkout. 如果一个 外部 时钟 是 应用 至 这
mclkin, mclkout 提供 一个 inverted 时钟 signal 或者 能 是 切换 止 至 减少
这 设备 电源 消耗量. mclk 输出 是 有能力 的 驱动 一个 cmos 加载.
4
CS
碎片 选择. 起作用的 低 施密特 triggered 逻辑 输入 和 一个 内部的 拉-向上 电阻.
和 这个 输入 hardwired 低, 这 ad7732 can 运作 在 它的 3-线 接口 模式
使用 sclk, din, 和 dout. cs
能 是 使用 至 选择 这 设备 在 系统 和 更多
比 一个 设备 在 这 串行 总线. 它 能 也 是 使用 作 一个 8-位 框架
同步 信号.
5
重置
施密特 triggered 逻辑 输入. 起作用的 低 input 那 resets 这 控制 逻辑, 接口
逻辑, 数字的 过滤, 相似物 modulator, 和 所有 在-碎片 寄存器 的 这 部分 至 power-on
状态. effectively, everything 在 这 部分 except 这 时钟 振荡器 是 重置 当 这
重置管脚 是 exercised.
6 av
DD
相似物 积极的 供应 电压. 5 v 至 agnd 名义上的.
7
P0
数字的 输入/输出. 这 管脚 方向 是 determined 用 这 p0 dir 位; 这 数字的
值 能 是 读/写 作 这 p0 位 在这 i/o 端口 寄存器. 这 数字的 电压 是
关联 至 相似物 供应. 当 configured 作 一个 输入, 这 管脚 应当 是 系
高 或者 低.
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