AD7721
rev. 一个
–10–
备用物品
这 部分 能 是 放 在 一个 低 电源 备用物品 模式 用 writing
至 这 配置 寄存器 在 并行的 模式 或者 用 带去 这
stby 管脚 高 在 串行 模式. 在 备用物品, 这 时钟 至
两个都 这 modulator 和 这 数字的 过滤 是 转变 止 和 偏差 是
移除 从 所有 相似物 电路. 在 coming 输出 的 备用物品
模式, 这
DRDY
管脚 仍然是 高 在 并行的 模式 和 低 在
串行 模式 为 2080 时钟 循环. 当
DRDY
改变 状态,
有效的 数据 是 有 在 这 接口. 作 soon 作 这 部分 是
带去 输出 的 备用物品 模式, 一个 同步 或者 校准
循环 能 是 initiated.
DVAL
这 dval 管脚 或者 这 dval/
同步
管脚, 当 编写程序 作
一个 dval 管脚, 是 使用 至 表明 那 一个 overrange 输入 信号
有 resulted 在 invalid 数据 在 这 模数转换器 输出. 小 overloads
将 结果 在 dval going 低 和 这 输出 正在 clipped 至
积极的 或者 负的 全部 规模, 取决于 在 这 sign 的 这
超载. 作 和 所有 单独的 位 dac 高 顺序 sigma-delta
modulators, 大 overloads 在 这 输入 能 导致 这 modula-
tor 至 go unstable. 这 modulator 是 设计 至 是 稳固的 和
信号 在里面 这 输入 带宽 那 超过 全部 规模 用
20%. 当 instability 是 发现 用 内部的 电路, 这
modulator 是 重置 至 一个 稳固的 状态 和 dval 是 使保持 低 为
2080 时钟 循环. 在 这个 时期, 这 输出 寄存器 是
设置 至 负的 全部 规模. whenever dval 变得 低,
DRDY
将
continue 至 表明 那 那里 是 数据 至 是 读.
varying 这 主控 时钟 频率
这 ad7721 能 是 运作 和 时钟 发生率 较少 比
10 mhz. 这 样本 比率, 输出 文字 比率 和 截止 fre-
quency 的 这 fir 过滤 是 直接地 均衡的 至 这 主控
时钟 频率. 这 相似物 输入 是 抽样 在 一个 频率 的
2f
CLK
当 这 输出 文字 比率 相等 f
CLK
/32. 为 例子,
减少 这 时钟 频率 至 5 mhz leads 至 一个样本 fre-
quency 的 10 mhz, 一个 输出 文字 比率 的 156.25 kHz和 一个
corner 频率 的 76.4 khz. 这 ad7721 能 是 运作
和 时钟 发生率 向下 至 100 khz.
电源 供应 sequencing
如果 独立的 相似物 和 数字的 供应 是 使用, 小心 必须 是
带去 至 确保 那 两个都 供应 仍然是 在里面
±
0.3 v 的 各自
其它 两个都 在 正常的 运作 和 在 电源-向上 和
电源-向下 至 完全地 eliminate 这 possibility 的 获得-向上.
如果 这个 不能 是 使确信, 然后 这 保护 电路 显示 在
图示 7 是 推荐. 这 10
Ω
电阻器 将 是 必需的 至
限制 这 电流 通过 这 二极管 如果 特别 快 edges 是
预期的 在 这 供应 在 电源-向上 和 电源-向下.
如果 仅有的 一个 供应 是 有, 然后 dv
DD
必须 是 连接 至
这 相似物 供应. 供应 解耦 电容 是 安静的 re-
quired 作 关闭 作 可能 至 两个都 供应 管脚.
10nF
1
F
10nF
1
F
10
10
IN4148
IN4148
AV
DD
DV
DD
AD7721
图示 7. powering-向上 保护 scheme
切换 这 积极的 输入 的 这 modulator 至 这 涉及
电压 和 这 负的 输入 至 agnd. 又一次, 当 这
modulator 和 数字的 过滤 settle, 一个 增益 纠正 因素 是
计算 从 这 平均 的 8 输出 结果 和 贮存 在 这
增益 寄存器. 之后 这 校准 寄存器 有 被 承载
和 新 值, 这 输入 的 这 modulator 是 切换 后面的
至 这 输入 管脚. 不管怎样, 准确无误的 数据 是 有 在 这 inter-
面向 仅有的 之后 这 modulator 和 过滤 有 settled 至 这 新
输入 值.
这 全部的 校准 循环 是 控制 用 内部的 逻辑, 和 这
控制 需要 仅有的 initiate 这 循环. 这 校准 值
承载 在 这 寄存器 仅有的 应用 为 这 particular 相似物 输入
模式 (双极/单极的) 选择 当 初始的 这 校准
循环. 在 changing 至 一个 不同的 相似物 输入 模式, 一个 新 calibra-
tion 必须 是 执行. 这 持续时间 的 这 校准 循环 是 向上
至 6720 时钟 循环 为 这 单极的 模式 和 向上 至 9024 时钟
循环 为 这 双极 模式. 直到 有效的 数据 是 有 在 这
接口, 这
DRDY
管脚 仍然是 高 在 并行的 模式 和 低 在
串行 模式. 应当 这 部分 看 一个 rising 边缘 在 这
同步
管脚 在
串行 模式 或者 在 这 dval/
同步
管脚 (如果 编写程序 作 一个
同步
管脚), 然后 这 校准 循环 是 停止 和 一个 syn-
chronization 运作 将 是 执行. similarly, putting 这
部分 在 备用物品 模式 在 这 循环 将 停止 这 cali-
bration 循环.
这 校准 寄存器 是 静态的 和 retain 它们的 内容 甚至
在 备用物品. 它们 需要 至 是 updated 仅有的 如果 unacceptable
drifts 在 相似物 补偿 或者 增益 是 预期的. 在 电源-向上 在
并行的 模式, 这 补偿 和 增益 errors 将 包含 incorrect
值 和 因此 一个 校准 必须 是 执行 在 least
once 之后 电源-向上. 在 串行 模式, 一个 校准 在 电源-向上
是 不 mandatory 如果 这 cal 管脚 是 grounded 较早的 至 电源-向上
作 这 校准 寄存器 将 是 重置 至 零. 在之前 初始的 一个
校准 routine, 确保 那 这 供应 有 settled 和 那
这 电压 在 这 相似物 输入 管脚 是 在 这 供应 电压.
校准 做 不 影响 这 同步 的 这 部分.
同步
数据 是 提交 在 这 接口 在 1/32 这 clk 频率. 在
顺序 那 这个 数据 是 提交 至 这 接口 在 一个 知道
要点 在 时间 或者 至 确保 那 这 数据 从 更多 比 一个
设备 是 一个 filtered 和 decimated 结果 获得 从 这 一样
输入 样本, 一个 同步 函数 有 被 提供. 在
并行的 模式, 这 dval/
同步
管脚 必须 第一 是 配置 作
一个
同步
管脚 用 writing 至 这 控制 寄存器. 在 串行 模式,
那里 是 一个 专心致志的
同步
管脚. 在 这 rising 边缘 的 这
同步
脉冲波 或者 这 dval/
同步
脉冲波, 这 数字的 过滤 是 重置 至 一个
知道 状态. 为 2080 时钟 循环,
DRDY
仍然是 高 在
并行的 模式 和 低 在 串行 模式. 当
DRDY
改变
状态 在 这 终止 的 这个 时期, 有效的 数据 是 有 在 这 inter-
面向. 同步 这 部分 有 非 影响 在 这 值 在 这
校准 寄存器.
同步
是 latched 内部 在 这 rising 边缘 的 dclk 这个 是
一个 delayed 版本 的 这 时钟 在 这 clk 管脚. 应当
同步
go 高 coincidentally 和 dclk, 那里 是 一个 潜在的 uncer-
tainty 的 一个 时钟 循环 在 这 开始 的 这 同步 循环.
至 避免 这个,
同步
应当 是 带去 高 之后 这 下落 边缘
的 这 时钟 在 这 clk 管脚 和 在之前 这 rising 边缘 的 这个
时钟.
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