首页 | 最新需求 | 最新现货 | IC库存 | 供应商 | IC英文资料库 | IC中文资料库 | IC价格 | 电路图 | 应用资料 | 技术资料
 IC型号:
您现在的位置:首页 >  IC英文资料库 进入手机版 
 
资料编号:249896
 
资料名称:AD7721AN
 
文件大小: 259.36K
   
说明
 
介绍:
CMOS 16-Bit, 468.75 kHz, Sigma-Delta ADC
 
 


: 点此下载
  浏览型号AD7721AN的Datasheet PDF文件第2页
2
浏览型号AD7721AN的Datasheet PDF文件第3页
3
浏览型号AD7721AN的Datasheet PDF文件第4页
4
浏览型号AD7721AN的Datasheet PDF文件第5页
5

6
浏览型号AD7721AN的Datasheet PDF文件第7页
7
浏览型号AD7721AN的Datasheet PDF文件第8页
8
浏览型号AD7721AN的Datasheet PDF文件第9页
9
浏览型号AD7721AN的Datasheet PDF文件第10页
10
 
本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
AD7721
rev. 一个
–6–
管脚 函数 描述
Mnemonic 函数
AV
DD
相似物 积极的 供应 电压, +5 V
±
5%.
AGND 地面 涉及 要点 为 相似物 电路系统.
DV
DD
数字的 供应 电压, +5 v
±
5%.
DGND 地面 涉及 要点 为 数字的 电路系统. dgnd 必须 是 连接 通过 它的 自己的 短的 path 至 agnd (管脚 24).
DSUBST 这个 是 这 基质 连接 为 数字的 电路. 它 必须 是 连接 通过 它的 自己的 短的 path 至 agnd
(管脚 24).
VIN1 相似物 输入. 在 单极的 运作, 这 相似物 输入 范围 在 vin1 是 vin2 至 (vin2 + v
REFIN
); 为 双极
VIN2 运作, 这 相似物 输入 范围 在 vin1 是 (vin2
±
V
REFIN
/2). 这 绝对 相似物 输入 范围 必须 lie
在 0 和 av
DD
. 这 相似物 输入 是 continuously 抽样 和 processed 用 这 相似物 modulator.
REFIN 涉及 输入. 这 ad7721 运作 和 一个 外部 涉及, 的 值 2.5 v 名义上的. 一个 合适的 refer-
ence 为 运作 和 这 ad7721 是 这 ad780. 一个 100 nf 解耦 电容 是 必需的 在
refin 和 agnd.
CLK cmos 逻辑 时钟 输入. 这 ad7721 运作 和 一个 外部 时钟 这个 是 连接 至 这 clk 管脚.
这 modulator 样本 这 相似物 输入 在 两个都 阶段 的 这 时钟, 增加 这 抽样 比率 至 20 mhz
(clk = 10 mhz) 或者 30 mhz (clk = 15 mhz).
串行 模式 仅有的
CS
,
RD
,
WR
至 选择 这 串行 接口 模式 的 运作, 这 ad7721 必须 是 powered 向上 和
CS
,
RD
WR
所有
系 至 dgnd. 之后 二 时钟 循环, 这 ad7721 switches 在 串行 模式. 这些 管脚 必须 仍然是 低
在 串行 运作.
DRDY
在 这 串行 接口 模式, 一个 rising 边缘 在
DRDY
indicates 那 新 数据 是 有 至 是 读 从 这
接口. 在 一个 同步 或者 校准 循环,
DRDY
仍然是 低 直到 有效的 数据 是 有.
sdata/db11 串行 数据 输出. 输出 串行 数据 变为 起作用的 之后
RFS
变得 低. 十六 位 的 数据 是 clocked
输出 开始 和 这 msb. 串行 数据 是 clocked 输出 在 这 rising 边缘 的 sclk 和 是 有效的 在 这 subse-
quent 下落 边缘 的 sclk.
RFS
/db10 receive 框架 同步. 起作用的 低 逻辑 输入. 这个 是 一个 逻辑 输入 和
RFS
提供 用 连接-
ing 这个 输入 至
DRDY
. 当
RFS
是 高, sdata 是 高 阻抗.
DB9 这个 是 一个 测试 模式 管脚. 这个 管脚 必须 是 系 至 dgnd.
DB8 这个 是 一个 测试 模式 管脚. 这个 管脚 必须 是 系 至 dgnd.
sclk/db7 串行 时钟. 逻辑 输出. 这 内部的 数字的 时钟 是 提供 作 一个 输出 在 这个 管脚. 数据 是 输出
从 这 ad7721 在 这 rising 边缘 的 sclk 和 是 有效的 在 这 下落 边缘 的 sclk.
DB6 这个 是 一个 测试 模式 管脚. 这个 管脚 必须 是 系 至 dgnd.
同步
/db5 同步 逻辑 输入. 一个 rising 边缘 在
同步
开始 这 同步 循环.
同步
必须 是
搏动 低 为 在 least 一个 时钟 循环 至 initiate 一个 同步 循环.
DB4 这个 是 一个 测试 模式 管脚. 这个 管脚 必须 是 系 至 dgnd.
DB3 这个 是 一个 测试 模式 管脚. 这个 管脚 必须 是 系 至 dgnd.
UNI
/db2 相似物 输入 范围 选择, 逻辑 输入. 一个 逻辑 低 在 这个 输入 选择 单极的 模式. 一个 逻辑 高 选择
双极 模式.
cal/db1 校准 模式 逻辑 输入. cal 必须 go 高 为 在 least 一个 时钟 循环 至 initiate 一个 校准 循环.
stby/db0 备用物品 模式 逻辑 输入. 一个 逻辑 高 在 这个 管脚 选择 备用物品 模式.
dval/
同步
数据 有效的 数字的 输出. 在 串行 模式, 这个 管脚 是 一个 专心致志的 数据 有效的 管脚.
资料评论区:
点击回复标题作者最后回复时间

标 题:
内 容:
用户名:
手机号:    (*未登录用户需填写手机号,手机号不公开,可用于网站积分.)
      
关于我们 | 联系我们
电    话13410210660             QQ : 84325569   点击这里与集成电路资料查询网联系
联系方式: E-mail:CaiZH01@163.com