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AD7711
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rev. f
写 运作
数据 能 是 写 至 也 这 控制 寄存器 或者 校准
寄存器. 在 也 情况, 这 写 运作 是 不 影响 用
这
DRDY
线条 和 这 写 运作 做 不 有 任何 效应
在 这 状态 的
DRDY
. 一个 写 运作 至 这 控制 寄存器
或者 这 校准 寄存器 必须 总是 写 24 位 至 这 re-
spective 寄存器.
图示 11 显示 一个 写 运作 至 这 ad7711. a0 deter-
mines whether 一个 写 运作 transfers 数据 至 这 控制
寄存器 或者 至 这 校准 寄存器. 这个 a0 信号 必须
仍然是 有效的 为 这 持续时间 的 这 串行 写 运作. 这
下落 边缘 的
TFS
使能 这 内部 发生 sclk
输出. 这 串行 数据 至 是 承载 至 这 ad7711 必须 是
有效的 在 这 rising 边缘 的 这个 sclk 信号. 数据 是 clocked
在 这 ad7711 在 这 rising 边缘 的 这 sclk 信号 和 这
msb transferred 第一. 在 这 last 起作用的 高 时间 的 sclk, 这
lsb 是 承载 至 这 ad7711. subsequent 至 这 next 下落
边缘 的 sclk, 这 sclk 输出 是 转变 止. (这 定时
图解 的 图示 11 假设 一个 拉-向上 电阻 在 这 sclk
线条.)
外部 clocking 模式
这 ad7711 是 配置 为 它的 外部 clocking 模式 用
tying 这 模式 管脚 低. 在 这个 模式, sclk 的 这 ad7711
是 配置 作 一个 输入 和 一个 外部 串行 时钟 必须 是
提供 至 这个 sclk 管脚. 这个 外部 clocking 模式 是
设计 为 直接 接口 至 系统 这个 提供 一个 串行
时钟 输出 那 是 同步 至 这 串行 数据 输出,
包含 微控制器 此类 作 这 80c51, 87c51, 68hc11
和 68hc05 和 大多数 数字的 信号 processors.
读 运作
作 和 这 自-clocking 模式, 数据 能 是 读 从 也 这
输出 寄存器, 这 控制 寄存器 或者 这 校准 寄存器.
a0 确定 whether 这 数据 读 accesses 数据 从 这
控制 寄存器 或者 从 这 输出/校准 寄存器. 这个 a0
信号 必须 仍然是 有效的 为 这 持续时间 的 这 串行 读
运作. 和 a0 高, 数据 是 accessed 从 也 这 输出
寄存器 或者 从 这 校准 寄存器. 和 a0 低, 数据 是
accessed 从 这 控制 寄存器.
这 函数 的 这
DRDY
线条 是 依赖 仅有的 在 这 输出
更新 比率 的 这 设备 和 这 读 的 这 输出 数据
寄存器.
DRDY
变得 低 当 一个 新 数据 文字 是 有 在
这 输出 数据 寄存器. 它 是 重置 高 当 这 last 位 的 数据
(也 16th 位 或者 24th 位) 是 读 从 这 输出 寄存器. 如果
数据 是 不 读 从 这 输出 寄存器, 这
DRDY
线条 将
仍然是 低. 这 输出 寄存器 将 continue 至 是 updated 在
这 输出 更新 比率 但是
DRDY
将 不 表明 这个. 一个 读
从 这 设备 在 这个 circumstance 将 进入 这 大多数 recent
文字 在 这 输出 寄存器. 如果 一个 新 数据 文字 变为 avail-
能 至 这 输出 寄存器 当 数据 是 正在 读 从 这
输出 寄存器,
DRDY
将 不 表明 这个 和 这 新 数据
文字 将 是 lost 至 这 用户.
DRDY
是 不 影响 用 读
从 这 控制 寄存器 或者 这 校准 寄存器.
数据 能 仅有的 是 accessed 从 这 输出 数据 寄存器 当
DRDY
是 低. 如果
RFS
变得 低 当
DRDY
是 高, 非 数据
转移 将 引领 放置.
DRDY
做 不 有 任何 效应 在 读
数据 从 这 控制 寄存器 或者 从 这 校准 寄存器.
t
15
t
17
t
10
t
9
t
19
t
18
t
16
t
14
MSB LSB
sdata (i)
sclk (o)
TFS
(i)
a0 (i)
图示 11. 自-clocking 模式, 控制/校准 寄存器 写 运作
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