ad7943/ad7945/ad7948
rev. b –15–
微处理器 接合
ad7943 至 adsp-2101 接口
图示 17 显示 这 ad7943 至 adsp-2101 接口 图解.
这 dsp 是 设置 向上 为 alternate inverted framing 和 一个 inter-
nally 发生 sclk. tfs 从 这 adsp-2101 驱动 这
stb1 输入 在 这 ad7943. 这 串行 文字 长度 应当 是
设置 在 12. 这个 是 完毕 用 制造 slen = 11 (1011 二进制的).
这 slen 地方 是 位 3–0 在 这 sport 控制 寄存器
(0x3ff6 为 sport0 和 0x3ff2 为 sport1).
和 这 16 mhz 版本 的 这 adsp-2101, 这 最大
输出 sclk 是 8 mhz. 这 ad7943 建制 和 支撑 时间 的
10 ns 和 25 ns 意思 那 它 是 兼容 和 这 dsp 当
运动 在 这个 速.
这 输出 标记 驱动 两个都
LD1
和
LD2
和 是 brought
低 至 更新 这 dac 寄存器 和 改变 这 相似物 输出.
adsp-2101
AD7943
STB4STB2
+5V
TFS
SCLK
DT
输出 标记
CLR
STB3
LD1
LD2
STB1
SRI
图示 17. ad7943 至 adsp-2101 接口
ad7943 至 dsp56001 接口
图示 18 显示 这 接口 图解 为 这 ad7943 至 这
dsp56001. 这 dsp56001 是 配置 为 正常的 模式
同步的 运作 和 gated 时钟. 这 串行 时钟, sck,
是 设置 向上 作 一个 输出 从 这 dsp 和 这 串行 文字 长度
是 设置 为 12 位 (wl0 = 1, wl1 = 0, 在 控制 寄存器 一个).
sck 从 这 dsp56001 是 应用 至 这 ad7943
STB3
在-
放. 数据 从 这 dsp56000 是 有效的 在 这 下落 边缘 的
sck 和 这个 是 这 边缘 这个 clocks 这 数据 在 这 ad7943
变换 寄存器. stb1, stb2 和 stb4 是 系 低 在 这
ad7943 至 permanently 使能 这
STB3
输入.
当 这 12-位 串行 文字 有 被 写 至 这 ad7943,
这
LD1
,
LD2
输入 是 brought 低 至 更新 这 dac
寄存器.
DSP56001
AD7943
STB4STB2STB1
+5V
SCK
标准
输出 标记
CLR
STB3
LD1
LD2
SRI
图示 18. ad7943 至 dsp56001 接口
ad7945 至 mc68000 接口
图示 19 显示 这 mc68000 接口 至 这 ad7945. 这
适合的 数据 是 写 在 这 dac 在 一个 move instruc-
tion 至 这 适合的 记忆 location.
MC68000
地址
DECODE
AD7945
CS
WR
db11 – db0
a1 – a23
作
DTACK
r/
W
d15 – d0
图示 19. ad7945 至 mc68000 接口
ad7948 至 z80 接口
图示 20 是 这 接口 在 这 ad7948 和 这 8-位
总线 的 这 z80 处理器. 三 写 行动 是 需要 至
加载 这 dac. 这 第一 二 加载 这 ms 字节 和 这 ls 字节
和 这 第三 brings 这
LDAC
低 至 更新 这 输出.
Z80
地址
DECODE
AD7948
CSMSB
WR
db7 – db0
a0 – a15
MREQ
WR
d7 – d0
CSLSB
LDAC
地址 总线
数据 总线
图示 20. ad7948 至 z80 接口
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