AD7940
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为 例子, 如果 这 adsp-2189 had 一个 20 mhz 结晶, 此类 那
它 had 一个 主控 时钟 频率 的 40 mhz, 这 主控 循环
时间 将 是 25 ns. 如果 这 sclkdiv 寄存器 是 承载 和 这
值 7, 然后 一个 sclk 的 2.5 mhz 是 得到, 和 16 主控
时钟 时期 将 elapse 为 每 1 sclk 时期. 取决于
在 这 throughput 比率 选择, 如果 这 计时器 寄存器 是 承载
和 这 值 803 (803 + 1 = 804), 然后 50.25 sclks 将 出现
在 中断 和 subsequently 在 transmit instruc-
tions. 这个 situation 将 结果 在 nonequidistant 抽样 自从 这
transmit 操作指南 是 occurring 在 一个 sclk 边缘. 如果 这 号码 的
sclks 在 中断 是 一个 全部的 integer 图示 的 n, 然后 equi-
distant 抽样 将 是 执行 用 这 dsp.
ad7940 至 dsp563xx
这 连接 图解 在 图示 23 显示 如何 这 ad7940
能 是 连接 至 这 essi (同步的 串行 接口) 的
这 dsp-563xx 家族 的 dsps 从 motorola. 各自 essi (二
在 板) 是 运作 在 同步的 模式 (syn 位 在 crb =
1) 和 内部 发生 1-位 时钟 时期 框架 同步 为
两个都 tx 和 rx (位 fsl1 = 0 和 fsl0 = 0 在 crb). 正常的
运作 的 这 essi 是 选择 用 制造 mod = 0 在 这
crb. 设置 这 文字 长度 至 16 用 设置 位 wl1 = 1 和 wl0
= 0 在 cra. 这 fsp 位 在 这 crb 应当 是 设置 至 1 所以 那
这 框架 同步 是 负的. 它 应当 是 指出 那 为 信号
处理 产品, 它 是 imperative 那 这 框架 synchro-
nization 信号 从 这 dsp-563xx 提供 等距
抽样.
在 这 例子 显示 在 图示 23, 这 串行 时钟 是 带去 从
这 essi 所以 这 sck0 管脚 必须 是 设置 作 一个 输出, sckd = 1.
03305-0-016
SCLK
AD7940*
DOUT
CS
dsp-563xx*
SCK
*additional 管脚 omitted 为 clarity
SRD
标准
图示 23. 接合 至 这 dsp-563xx
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