AD9708
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rev. b
电压. 图示 17 显示 一个 缓冲 singled-结束 输出 con-
figuration 在 这个 这 运算 放大, u1, 执行 一个 i-v 转换
在 这 ad9708 输出 电流. u1 提供 一个 负的 单极的
输出 电压 和 它的 全部-规模 输出 电压 是 simply 这
产品 的 r
FB
和 i
OUTFS
. 这 全部-规模 输出 应当 是 设置
在里面 u1’s 电压 输出 摆动 能力 用 范围调整 i
OUTFS
和/或者 r
FB
. 一个 改进 在 交流 扭曲量 效能 将
结果 和 一个 减少 i
OUTFS
, 自从 这 信号 电流 u1 将 是
必需的 至 下沉 和 将 是 subsequently 减少. 便条, 这 交流
扭曲量 效能 的 这个 电路 在 高等级的 dac 更新
比率 将 是 限制 用 u1’s slewing 能力.
AD9708
22
IOUTA
IOUTB
21
C
OPT
200
U1
V
输出
= i
OUTFS
R
FB
I
OUTFS
= 10ma
R
FB
200
图示 17. 单极的 缓冲 电压 输出
iouta 和 ioutb 也 有 一个 负的 和 积极的 电压
遵从 范围 那 必须 是 adhered 至 在 顺序 至 达到
最佳的 效能. 这 积极的 输出 遵从 范围 是
slightly 依赖 在 这 全部-规模 输出 电流, i
OUTFS
. 它
degrades slightly 从 它的 名义上的 1.25 v 为 一个 i
OUTFS
= 20 毫安
至 1.00 v 为 一个 i
OUTFS
= 2 毫安. 产品 需要 这
AD9708’s输出 (i.e., v
OUTA
和/或者 v
OUTB
) 至 扩展 向上 至 它的
输出 遵从 范围 应当 大小 r
加载
accordingly. 运作
在之外 这个遵从 范围 将 反而 影响 这 ad9708’s
linearity.
这 差别的 电压, v
DIFF
, 存在 在 v
OUTA
和
V
OUTB
将 也 是 转变 至 一个 单独的-结束 电压 通过 一个
变压器 或者 差别的 放大器 配置. 谈及 至 这
差别的 输出 配置 部分 为
更多 信息.
数字的 输入
这 ad9708’s 数字的 输入 组成 的 第八 数据 输入 管脚 和
一个 时钟 输入 管脚. 这 8-位 并行的 数据 输入 follow 标准
积极的 二进制的 编码 在哪里 db7 是 这 大多数 重大的 位
(msb) 和 db0 是 这 least 重大的 位 (lsb). 这 数字的
接口 是 执行 使用 一个 边缘-triggered 主控 从动装置
获得. 这 dac 输出 是 updated 下列的 这 rising 边缘 的
这 时钟 作 显示 在 图示 1 和 是 设计 至 支持 一个
时钟 比率 作 高 作 125 msps. 这 时钟 能 是 运作 在
任何 职责 循环 那 满足 这 指定 获得 pulsewidth. 这
建制-和-支撑 时间 能 也 是 varied 在里面 这 时钟 循环 作
长 作 这 指定 最小 时间 是 符合; 虽然 这
location 的 这些 转变 edges 将 影响 数字的 feedthrough
和 扭曲量 效能.
这 数字的 输入 是 cmos 兼容 和 逻辑 门槛,
V
门槛
设置 至 大概 half 这 数字的 积极的 供应
(dvdd) 或者
V
门槛
= dvdd
/2 (
±
20%)
图示 18 显示 这 相等的 数字的 输入 电路 为 这 数据
和 时钟 输入. 这 睡眠 模式 输入 是 类似的, 除了 那
它 包含 一个 起作用的 拉-向下 电路, 因此ensuring 那 这
ad9708 仍然是 使能 如果 这个 输入 是 left disconnected. 这
内部的 数字的 电路系统 的 这 ad9708 是 cap能 的 运行
在 一个 数字的 供应 范围 的2.7 v 至 5.5 v. 作 一个 结果, 这
数字的 输入 能 也 accommodate ttl 水平 当 dvdd 是
设置 至 accommodate 这 最大 高 水平的 电压, v
oh(最大值)
,
的 这 ttl 驱动器. 一个 dvdd 的 3 v 至 3.3 v will 典型地
确保 upper 兼容性 的 大多数 ttl 逻辑 families.
DVDD
数字的
输入
图示 18. 相等的 数字的 输入
自从 这 ad9708 是 有能力 的 正在 updated 向上 至 125 msps,
这 质量 的 这 时钟 和 数据 输入 信号 是 重要的 在
实现 这 最佳的 效能. 这 驱动器 的 这 数字的
数据 接口 电路系统 应当 是 指定 至 满足 这 最小
建制-和-支撑 时间 的 这 ad9708 作 好 作 它的 必需的 最小值/
最大值 输入 逻辑 水平的 门槛. 典型地, 这 选择 的 这
slowest 逻辑 家族 那 satisfies 这 在之上 情况 将 结果
在 这 最低 数据 feedthrough 和 噪音.
数字的 信号 paths 应当 是 保持 短的 和 run 长度 matched
至 避免 传播 延迟 mismatch. 这 嵌入 的 一个 低
值 电阻 网络 (i.e., 20
Ω
至 100
Ω
) 在 这 ad9708
数字的 输入 和 驱动器 输出 将 是 helpful 在 减少 任何
overshooting 和 ringing 在 这 数字的 输入 那 contribute 至
数据 feedthrough. 为 变长 run 长度 和 高 数据 更新
比率, strip 线条 技巧 和 恰当的 末端 电阻器
应当 是 考虑 至 维持 “clean” 数字的 inputs. 也,
运行 这 ad9708 和 减少 逻辑 swings 和 一个 corre-
sponding 数字的 供应 (dvdd) 将 也 减少 数据 feedthrough.
这 外部 时钟 驱动器 电路系统 应当 提供 这 ad9708
和 一个 低 jitter 时钟 输入 meeting 这 最小值/最大值 逻辑 水平
当 供应 快 edges. 快 时钟 edges 将 帮助 降低
任何 jitter 那 将 manifest 它自己 作 阶段 噪音 在 一个 recon-
structed 波形. 不管怎样, 这 时钟 输入 可以 也 是
驱动 用 通过 一个 sine 波, 这个 是 集中 周围 这 数字的
门槛 (i.e., dvdd/2), 和 满足 这 最小值/最大值 逻辑 门槛.
这个 将 结果 在 一个 slight 降级 在 这 阶段 噪音, 这个
变为 更多 noticeable 在 高等级的 抽样 比率 和 输出
发生率. 便条, 在 高等级的 抽样 比率 这 20% 容忍
的 这 数字的 逻辑 门槛 应当 是 考虑 自从 它 将
影响 这 有效的 时钟 职责 循环 和 subsequently 截 在
这 必需的 数据 建制-和-支撑 时间.
睡眠 模式 运作
这 ad9708 有 一个 电源-向下 函数 那 转变 止 这
输出 电流 和 减少 这 供应 电流 至 较少 比 8.5 毫安
在 这 指定 供应 范围 的 2.7 v 至 5.5 v 和 tempera-
ture 范围. 这个 模式 能 是 使活动 用 应用 一个 逻辑 水平的
“1” 至 这 睡眠 管脚. 这个 数字的 输入 也 包含 一个 起作用的
拉-向下 电路 那 确保 这 ad9708 仍然是 使能 如果
这个 输入 是 left disconnected. 这 睡眠 输入 和 起作用的
拉-向下 需要 <40
µ
一个 的 驱动 电流.
这 电源-向上 和 电源-向下 特性 的 这 ad9708
是 依赖 在 这 值 的 这 补偿 电容 con-
nected 至 comp2 (管脚 23). 和 一个 名义上的 值 的 0.1
µ
f, 这
ad9708 takes 较少 比 5
µ
s 至 电源 向下 和 大概
3.25 ms 至 电源 后面的 向上.
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