rev. 0
AD9753
–11–
作 陈述 早期, 产品 需要 输入 数据 比率 在下
6.25 msps 必须 使不能运转 这 pll 时钟 乘法器 和 提供
一个 外部 2
×
涉及 时钟. 在 高等级的 数据 比率 不管怎样,
产品 already containing 一个 低 阶段 噪音 (i.e., jitter)
涉及 时钟 那 是 两次 这 输入 数据 比率 应当 考虑
disabling 这 pll 时钟 乘法器 至 达到 这 最好的 snr
效能 从 这 ad9753. 便条, 这 sfdr 效能
的 这 ad9753 仍然是 unaffected 和 或者 没有 这 pll
时钟 乘法器 使能.
这 影响 的 阶段 噪音 在 这 ad9753’s snr 效能
变为 更多 noticeable 在 高等级的 reconstructed 输出 fre-
quencies 和 信号 水平. 图示 8 比较 这 阶段 噪音
的 一个 全部-规模 sine 波 在 exactly f
数据
/4 在 不同的 数据 比率
(hence 运输车 频率) 和 这 最佳的 div1, div0 设置.
snr 是 partly 一个 函数 的 这 jitter 发生 用 这 时钟
电路系统. 作 一个 结果, 任何 噪音 在 pllvdd 或者 clkvdd 将
decrease 这 snr 在 这 输出 的 这 dac. 至 降低 这个
潜在的 问题, pllvdd 和 clkvdd 能 是 连接
至 dvdd 使用 一个 lc 过滤 网络 类似的 至 那 显示 在
图示 9.
频率 补偿
–
MHz
0
–
20
–
110
510
噪音 密度
–
dbm/hz
–
10
–
30
–
40
–
50
–
60
–
70
–
80
–
90
–
100
234
pll 在, f
数据
= 150msps
pll 止, f
数据
= 50msps
图示 8. 阶段 噪音 的 pll 时钟 乘法器 在 f
输出
=
f
数据
/4 在 不同的 f
数据
settings 和 div0/div1
优化, 使用 r&放大;s fsea30
spectrum 分析器
100
F
elect.
10-22
F
tant.
0.1
F
cer.
ttl/cmos
逻辑
电路
3.1v 或者 3.3v
电源 供应
FERRITE
BEADS
CLKVDD
PLLVDD
CLKCOM
图示 9. lc 网络 为 电源 过滤
dac 定时 和 pll 起作用的
作 描述 先前 在 图示 7, 在 pll 起作用的 模式,
端口 1 和 端口 2 输入 latches 是 updated 在 这 rising 边缘
的 clk. 在 这 一样 rising 边缘, 数据 先前 呈现 在 这
输入 端口 2 获得 是 写 至 这 dac 输出 获得. 这 dac
输出 将 更新 之后 一个 短的 传播 延迟 (t
PD
).
下列的 这 rising 边缘 的 clk, 在 一个 时间 equal 至 half 的 它的
时期, 这 数据 在 这 端口 1 获得 将 是 写 至 这 dac
输出 获得, 又一次 和 一个 相应的 改变 在 这 dac
输出. 预定的 至 这 内部的 pll, 这 时间 在 这个 这 数据 在
这 端口 1 和 端口 2 输入 latches 是 写 至 这 dac 获得
是 独立 的 这 职责 循环 的 clk.
当 使用 这 pll,
这 外部 时钟 能 是 运作 在 任何 职责 循环 那
满足 这 指定 输入 pulsewidth.
在 这 next rising 边缘 的 clk, 这 循环 begins 又一次 和 这
二 输入 端口 latches 正在 updated, 和 这 dac 输出 获得
正在 updated 和 这 电流 数据 在 这 端口 2 输入 获得.
pll 无能 模式
当 pllvdd 是 grounded, 这 pll 是 无能. 一个 外部
时钟 必须 now 驱动 这 clk 输入 在 这 desired dac 输出-
放 更新 比率. 这 速 和 定时 的 这 数据 呈现 在 输入
端口 1 和 2 是 now 依赖 在 whether 或者 不 这 ad9753
是 interleaving 这 数字的 输入 数据, 或者 仅有的 responding 至 数据
在 一个 单独的 端口. 图示 10 是 一个 函数的 块 图解 的 这
ad9753 时钟 控制 电路系统 和 这 pll 无能.
PLLVDD
至 dac
获得
PLLLOCK
时钟
逻辑
(
1 或者
2)
差别的-
至-
单独的-结束
放大
至
内部的
MUX
CLKIN+
CLKIN
–
AD9753
重置 div0 div1
至 输入
LATCHES
图示 10. 时钟 电路系统 和 pll 无能
div0 和 div1 非 变长 控制 这 pll, 但是 是 使用 至 设置
这 控制 在 这 输入 mux 为 也 interleaving 或者 非-
interleaving 这 输入 数据. 这 不同的 模式 为 states 的
div0 和 div1 是 给 在 表格 ii.
表格 ii. 输入 模式 为 div0,
div1 水平 和 pll 无能
输入 模式 DIV1 DIV0
interleaved (2
×
)0 0
Noninterleaved
端口 1 选择 0 1
端口 2 选择 1 0
不 允许 1 1
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