rev. 0
AD9753
–12–
interleaved (2
) 模式 和 pll 无能
这 relationship 在 这 内部的 和 外部 clocks 在 这个
模式 是 显示 在 图示 11. 一个 时钟 在 这 输出 更新 数据
比率 (2
×
这 输入 数据 比率) 必须 是 应用 至 这 clk 输入.
内部的 dividers 然后 create 这 内部的 1
×
时钟 需要 为
这 输入 latches. 虽然 这 输入 latches 是 updated 在 这
rising 边缘 的 这 delayed 内部的 1
×
时钟, 这 设置-向上-和-支撑
时间 给 在 这 数字的 规格 表格 是 和 遵守 至
这 rising 边缘 的 这 外部 2
×
时钟. 和 这 pll 无能,
一个 加载-依赖 delayed 版本 的 这 1
×
时钟 是 呈现 在
这 plllock 管脚. 这个 信号 能 是 使用 至 同步 这
外部 数据.
端口 1
数据 x
数据 y
t
H
t
S
t
LPW
t
PD
数据 x
数据 y
端口 2
I
OUTA
或者 i
OUTB
DELAYED
内部的
1
CLK
数据 在
t
PD
t
D
数据 enters
输入 latches
在 这个 边缘
内部的
2
CLK
外部
1
CLK
@ plllock
图示 11. 定时 (所需的)东西, interleaved (2
×
) 模式
和 pll 无能
updates 至 这 数据 在 输入 端口 1 和 2 应当 是 synchro-
nized 至 这 明确的 rising 边缘 的 这 外部 2
×
时钟 这个
corresponds 至 这 rising 边缘 的 这 1
×
内部的 时钟 作 显示
在 图示 11. 至 确保 同步, 一个 逻辑 “1” 必须 是
短促地 应用 至 这 重置 管脚. 做 这个 和 返回-
ing 重置 至 逻辑 “0” brings 这 1
×
时钟 在 plllock 至 一个
逻辑 “1.” 在 这 next rising 边缘 的 这 2
×
时钟, 这 1
×
时钟
将 go 至 逻辑 “0.” 在 这 第二 rising 边缘 的 这 2
×
时钟,
这 1
×
时钟 (plllock) 将 又一次 go 至 逻辑 “1,” 作 好 作
更新 这 数据 在 两个都 的 这 输入 latches. 这 详细信息 的 这个
是 给 在 图示 12.
重置
PLLLOCK
外部
2
时钟
t
RH
= 1.2ns
t
RS
= 0.2ns
数据 enters
输入 latches
在 这些 edges
图示 12. 重置 函数 定时 和 pll 无能
为 恰当的同步, sufficient 延迟 必须 是 呈现
在 这 时间 重置 变得 低 和 这 rising 边缘 的 这 2
×
时钟. 重置 going 低 必须 出现 也 在 least t
RS
ns 在之前
这 rising 边缘 的 这 2
×
时钟, 或者 t
RH
ns afterwards. 在 这 former
情况, 这 立即 occurring clk rising 边缘 将 导致
plllock 至 go 低. 在 这 latter 情况, 这 next clk rising
边缘 将 toggle plllock.
noninterleaved 模式 和 pll 无能
如果 这 数据 在 仅有的 一个 端口 是 必需的, 这 ad9753 接口
能 运作 作 一个 简单的 翻倍 缓冲 获得 和 非 interleaving.
在 这 rising 边缘 的 这 1
×
时钟, 输入 获得 1 或者 2 是 updated
和 这 呈现 输入 数据 (取决于 在 这 状态 的 div0/
div1). 在 这 next rising 边缘, 这 dac 获得 是 updated 和 一个
时间 t
PD
后来的, 这 dac 输出 reflects 这个 改变. 图示 13
代表 这 ad9753 定时 在 这个 模式.
t
H
t
S
t
LPW
t
PD
数据 输出
端口 1 或者
端口 2
1
时钟
I
OUTA
或者 i
OUTB
XX
数据 在
端口 1 或者
端口 2
图示 13. 定时 (所需的)东西, noninterleaved 模式
和 pll 无能
dac 转移 函数
这 ad9753 提供 complementary 电流 输出, i
OUTA
和 i
OUTB
. i
OUTA
将 提供 一个 near 全部-规模 电流 输出,
I
OUTFS
, 当 所有 位 是 高 (i.e., dac 代号 = 4095) 当
I
OUTB
, 这 complementary 输出, 提供 非 电流. 这
电流 输出 appearing 在 i
OUTA
和 i
OUTB
是 一个 函数 的
两个都 这 输入 代号 和 i
OUTFS
, 和 能 是 表示 作:
I
OUTA
= (
dac 代号
/4096)
×
I
OUTFS
(1)
I
OUTB
= (4095 –
dac 代号
)/4096
×
I
OUTFS
(2)
在哪里
dac 代号
= 0 至 4095 (i.e., decimal 描述).
作 提到 先前, i
OUTFS
是 一个 函数 的 这 涉及
电流 i
REF
, 这个 是 nominally 设置 用 一个 涉及 电压,
V
REFIO
, 和 外部 电阻 r
设置
. 它 能 是 表示 作:
I
OUTFS
= 32
×
I
REF
(3)
在哪里
I
REF
=
V
REFIO
/
R
设置
(4)
这 二 电流 输出 将 典型地 驱动 一个 resistive 加载
直接地 或者 通过 一个 变压器. 如果 直流-连接 是 必需的, i
OUTA
和 i
OUTB
应当 是 直接地 连接 至 相一致 resistive
负载, r
加载
, 那 是 系 至 相似物 一般, acom. 便条,
R
加载
将 代表 这 相等的 加载 阻抗 seen 用
I
OUTA
或者 i
OUTB
作 将 是 这 情况 在 一个 doubly terminated
50
Ω
或者 75
Ω
缆索. 这 单独的-结束 电压 输出 appearing
在 这 i
OUTA
和 i
OUTB
nodes 是 simply:
V
OUTA
=
I
OUTA
×
R
加载
(5)
V
OUTB
=
I
OUTB
×
R
加载
(6)
便条 这 全部-规模 值 的
V
OUTA
和
V
OUTB
应当 不 超过
这 指定 输出 遵从 范围 至 维持 指定
扭曲量 和 线性 效能.
V
DIFF
= (
I
OUTA
– i
OUTB
)
×
R
加载
(7)
substituting 这 值 的
I
OUTA
,
I
OUTB
和 i
REF
;
V
DIFF
能 是
表示 作:
V
DIFF
= {(2
dac 代号
– 4095)/4096}
×
(32
R
加载
/
R
设置
)
×
V
REFIO
(8)
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