AD9760
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rev. b
这 增强 在 扭曲量 效能变为 更多
重大的 作 这 频率 内容 的 这 reconstructed 波-
表格 增加. 这个 是 预定的 至 这 第一 顺序 cancellation 的
各种各样的 动态 一般模式 扭曲量 mechanisms, digi-
tal feedthrough 和 噪音.
performing 一个 差别的-至-单独的-结束 转换 通过 一个
变压器 也 提供 这 能力 至 deliver 两次 这 re-
构成 信号 电源 至 这 加载 (i.e., 假设 非 源
末端). 自从 这 输出 电流 的 i
OUTA
和 i
OUTB
是
complementary, 它们 变为 additive 当 processed differ-
entially. 一个 合适的 选择 变压器 将 准许 这 ad9760
至 提供 这 必需的 电源 和 电压 水平 至 不同的
负载. 谈及 至 应用 这 ad9760 部分 为 examples 的
各种各样的 输出 配置.
这 输出 阻抗 的 i
OUTA
和 i
OUTB
是 决定 用 这
相等的 并行的 结合体 的 这 pmos switches associ-
ated 和 这 电流 来源 和 是 典型地 100 k
Ω
在 并行的
和 5 pf. 它 是 也 slightly 依赖 在 这 输出 电压
(i.e., v
OUTA
和 v
OUTB
) 预定的 至 这 nature 的 一个 pmos 设备.
作 一个 结果, 维持 i
OUTA
和/或者 i
OUTB
在 一个 模拟的 地面
通过 一个 i-v 运算 放大 配置 将 结果 在 这 最佳的 直流
线性. 便条 这 inl/dnl 规格 为 这 ad9760 是
量过的 和 i
OUTA
maintained 在 一个 模拟的 地面 通过 一个
运算 放大.
I
OUTA
和 i
OUTB
也 有 一个 负的 和 积极的 电压 com-
pliance 范围 那 必须 是 adhered 至 在 顺序 至 达到 opti-
mum 效能. 这 负的 输出 遵从 范围 的
–1.0 v 是 设置 用 这 损坏 限制 的 这 cmos 处理.
运作 在之外 这个 最大 限制 将 结果 在 一个 破裂-
向下 的 这 输出 平台 和 影响 这 可靠性 的 这 ad9760.
这 积极的 输出 遵从 范围 是 slightly 依赖 在
这 全部-规模 输出 电流, i
OUTFS
. 它 degrades slightly 从
它的 名义上的 1.25 v 为 一个 i
OUTFS
= 20 毫安 至 1.00 v 为 一个
I
OUTFS
= 2 毫安. 这 最佳的 扭曲量 效能 为 一个
单独的-结束 或者 差别的 输出 是 达到 当 这 最大
全部-规模 信号 在 i
OUTA
和 i
OUTB
做 不 超过 0.5 v. ap-
plications 需要 这 ad9760’s 输出 (i.e., v
OUTA
和/或者
V
OUTB
) 至 扩展 它的 输出 遵从 范围 应当 大小 r
加载
accordingly. 运作 在之外 这个 遵从 范围 将 ad-
versely 影响 这 ad9760’s 线性 效能 和 subse-
quently 降级 它的 扭曲量 效能.
数字的 输入
这 ad9760’s 数字的 输入 组成 的 10 数据 输入 管脚 和 一个
时钟 输入 管脚. 这 10-位 并行的 数据 输入 follow 标准
积极的 二进制的 编码 在哪里 db9 是 这 大多数 重大的 位
(msb) 和 db0 是 这 least 重大的 位 (lsb). i
OUTA
pro-
duces 一个全部-规模 输出 电流 当 所有 数据 位 是 在
逻辑 1. i
OUTB
生产 一个 complementary 输出 和 这 全部-
规模 电流 分割 在 这 二 输出 作 一个 函数 的 这
输入 代号.
这 数字的 接口 是 执行 使用 一个 边缘-triggered
主控 从动装置 获得. 这 dac 输出 是 updated 下列的 这
rising 边缘 的 这 时钟 作 显示 在 图示 1 和 是 设计 至
支持 一个 时钟 比率 作 高 作 125 msps. 这 时钟 能 是
运作 在 任何 职责 循环 那 满足 这 指定 获得 脉冲波-
宽度. 这 建制 和 支撑 时间 能 也 是 varied 在里面 这
时钟 循环 作 长 作 这 指定 最小 时间 是 符合
虽然 这 location 的 这些 转变 edges 将 影响 数字的
feedthrough 和 扭曲量 效能.
最好的 效能 是
典型地 达到 当 这 输入 数据 transitions 在 这 下落 边缘
的 一个 50% 职责 循环 时钟
.
这 数字的 输入 是 cmos 兼容 和 逻辑 门槛,
V
门槛
设置 至 大概 half 这 数字的 积极的 供应
(dvdd) 或者
V
门槛
= dvdd
/2 (
±
20%)
这 内部的 数字的 电路系统 的 这 ad9760 是 有能力 的 oper-
ating 在 一个 数字的 供应 范围 的 2.7 v 至 5.5 v. 作 一个 结果,
这 数字的 输入 能 也 accommodate ttl 水平 当
dvdd 是 设置 至 accommodate 这 最大 高 水平的 电压
V
oh(最大值)
. 一个 dvdd 的 3 v 至 3.3 v 将 典型地 确保 恰当的
兼容性 和 大多数 ttl 逻辑 families. 图示 46 显示 这
相等的 数字的 输入 电路 为 这 数据 和 时钟 输入.
这 睡眠 模式 输入 是 类似的 和 这 例外 那 它 con-
tains 一个 起作用的 拉-向下 电路, ensuring 那 这 ad9760
仍然是 使能 如果 这个 输入 是 left disconnected.
DVDD
数字的
输入
图示 46. 相等的 数字的 输入
自从 这 ad9760 是 有能力 的 正在 updated 向上 至 125 msps,
这 质量 的 这 时钟 和 数据 输入 信号 是 重要的 在
实现 这 最佳的 效能. 这 驱动器 的 这 数字的
数据 接口 电路系统 应当 是 指定 至 满足 这 迷你-
mum 建制 和 支撑 时间 的 这 ad9760 作 好 作 它的 必需的
最小值/最大值 输入 逻辑 水平的 门槛. 典型地, 这 选择 的
这 slowest 逻辑 家族 那 satisfies 这 在之上 情况 将
结果 在 这 最低 数据 feedthrough 和 噪音.
数字的 信号 paths 应当 是 保持 短的 和 run 长度
matched 至 避免 传播 延迟 mismatch. 这 嵌入 的
一个 低 值 电阻 网络 (i.e., 20
Ω
至 100
Ω
) 在 这
ad9760 数字的 输入 和 驱动器 输出 将 是 helpful 在
减少 任何 overshooting 和 ringing 在 这 数字的 输入 那
contribute 至 数据 feedthrough. 为 变长 run 长度 和 高
数据 更新 比率, strip 线条 技巧 和 恰当的 末端
电阻器 应当 是 考虑 至 维持 “clean” 数字的 在-
puts. 也, 运行 这 ad9760 和 减少 逻辑 swings 和
一个 相应的 数字的 供应 (dvdd) 将 也 减少 数据
feedthrough.
这 外部 时钟 驱动器 电路系统 应当 提供 这 ad9760
和 一个 低 jitter 时钟 输入 meeting 这 最小值/最大值 逻辑 水平
当 供应 快 edges. 快 时钟 edges 将 帮助 降低
任何 jitter 那 将 manifest 它自己 作 阶段 噪音 在 一个 recon-
structed 波形. 因此, 这 时钟 输入 应当 是 驱动 用
这 fastest 逻辑 家族 合适的 为 这 应用.
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