rev. 一个–16–
AD9882
表格 v. vco 频率 范围
PV1 PV0 pixel 时钟 范围 (mhz)
0012
–
41
0141
–
82
1082
–
140
3. 这 3-位 承担 打气 电流 寄存器 (寄存器 03h,
位 3
–
5). 这个 寄存器 准许 这 电流 那 驱动 这
低-通过 循环 过滤 至 是 varied. 这 可能 电流 值
是 列表 在 表格 vi.
表格 vi. 承担 打气 电流/控制 位
Ip2 Ip1 Ip0 电流 (
m
一个)
000 50
001 100
010 150
011 250
100 350
101 500
110 750
111 1500
4. 这 5-位 阶段 调整 寄存器 (寄存器 04h, 位 3
–
7).
这 阶段 的 这 发生 抽样 时钟 将 是 shifted 至
locate 一个 最佳的 抽样 要点 在里面 一个 时钟 循环. 这
阶段 调整 寄存器 提供 32 阶段-变换 步伐 的 11.25
∞
各自. 这 hsync 信号 和 一个 完全同样的 阶段 变换 是 有
通过 这 hsout 管脚.
这 pll 特性 是 决定 用 这 循环 过滤 设计,
这 pll 承担 打气 电流, 和 这 vco 范围 设置.
这循环 过滤 设计 是 illustrated 在 图示 6. 推荐
settings 的 vco 范围 和 承担 打气 电流 为 vesa
标准 显示 模式 是 列表 在 表格 vii.
P
VD
C
Z
0.082
F
R
Z
2.74k
C
P
0.0082
F
FILT
图示 6. pll 循环 过滤 detail
四 可编程序的 寄存器 是 提供 至 优化 这
效能 的 这 pll. 这些 寄存器 是:
1. 这 12-位 divisor 寄存器 (寄存器 01h 和 02h). 这
输入 hsync 发生率 范围 从 15 khz 至 110 khz. 这
pll multiplies 这 频率 的 这 hsync 信号, producing
pixel 时钟 发生率 在 这 范围 的 12 mhz 至 140 mhz.
这 divisor 寄存器 控制 这 精确的 multiplication 因素.
这个 寄存器 将 是 设置 至 任何 值 在 221 和 4095.
(这 分隔 比率 那 是 的确 使用 是 这 编写程序
分隔 比率 加 一个.)
2. 这 2-位 vco 范围 寄存器 (寄存器 03h, 位 6 和 7).
至 改进 这 噪音 效能 的 这 ad9882, 这 vco
运行 频率 范围 是 分隔 在 三 overlapping
regions. 这 vco 范围 寄存器 sets 这个 运行 范围.
这 频率 范围 为 这 最低 和 最高的 regions 是
显示 在 表格 v.
表格 vii. 推荐 vco 范围 和 承担 打气 电流 settings 为 标准 显示 formats
Refresh Horizontal
标准 决议 比率 (hz) 频率 (khz) pixel 比率 (mhz) VCORNGE 电流
VGA 640
¥
480 60 31.5 25.175 00 101
72 37.7 31.500 00 101
75 37.5 31.500 00 101
85 43.3 36.000 00 110
SVGA 800
¥
600 56 35.1 36.000 00 101
60 37.9 40.000 00 110
72 48.1 50.000 01 101
75 46.9 49.500 01 101
85 53.7 56.250 01 101
XGA 1024
¥
768 60 48.4 65.000 01 101
70 56.5 75.000 01 110
75 60.0 78.750 01 110
80 64.0 85.500 10 101
85 68.3 94.500 10 101
SXGA 1280
¥
1024 60 64.0 108.000 10 101
75 80.0 135.000 11 110
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