AD9882KST-100_集成电路资料查询网

rev. 一个
AD9882
–21–
一般 定时 图解 (数字的 接口)
80%
20%
D
LHT
80%
20%
D
HLT
图示 11. 数字的 输出 上升 和 下降 时间
T
CIH
, r
CIH
T
CIP
, r
CIP
T
CIL
, r
CIL
图示 12. 时钟 循环/高/低 时间
T
CSS
V
DIFF
=
0V
V
DIFF
=
0V
RX0
RX1
RX2
图示 13. 频道-至-频道 skew 定时
定时 模式 图解 (数字的 接口)
TST
内部的
第一 pixel 第二 pixel 第三 pixel fourth pixel
ODCLK
DATACK
DE
数据输出
图示 14. dvi clk invert = 1 (寄存器 14, 位 4)
TST
内部的
第一 pixel 第二 pixel 第三 pixel fourth pixel
ODCLK
DATACK
DE
数据输出
图示 15. dvi clk invert = 0 (寄存器 14, 位 4)

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rev. 一个 AD9882 –21– 一般定时图解 (数字的接口) 80% 20% D LHT 80% 20% D HLT 图示 11. 数字的输出上升和下降时间 T CIH , r CIH T CIP , r CIP T CIL , r CIL 图示 12. 时钟循环/高/低时间 T CSS V DIFF = 0V V DIFF = 0V RX0 RX1 RX2 图示 13. 频道-至-频道 skew 定时定时模式图解 (数字的接口) TST 内部的第一 pixel 第二 pixel 第三 pixel fourth pixel ODCLK DATACK DE 数据输出图示 14. dvi clk invert = 1 (寄存器 14, 位 4) TST 内部的第一 pixel 第二 pixel 第三 pixel fourth pixel ODCLK DATACK DE 数据输出图示 15. dvi clk invert = 0 (寄存器 14, 位 4)

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