rev. 一个–12–
ad9891/ad9895
精确 定时
高 速 定时 一代
这 ad9891/ad9895 发生 有伸缩性的, 高 速 定时
信号 使用 这
精确 定时
核心. 这个 核心 是 这 founda-
tion 为 generating 这 定时 使用 为 两个都 这 ccd 和 这
afe: 这 重置 门 rg, horizontal 驱动器 h1
–
h4, 和 这
shp/shd 样本 clocks. 一个 唯一的 architecture 制造 它 rou-
tine 为 这 系统 设计者 至 优化 image 质量 用
供应 准确的 控制 在 这 horizontal ccd 读出 和
这 afe correlated 翻倍 抽样.
这 高 速 定时 的 这 ad9891/ad9895 运作 这
一样 在 也 主控 或者 从动装置 模式 配置.
定时 决议
这
精确 定时
核心 使用 一个 1
主控 时钟 输入 (cli) 作
一个 涉及. 这个 时钟 应当 是 这 一样 作 这 ccd pixel
时钟 频率. 图示 7 illustrates 如何 这 内部的 定时
核心 divides 这 主控 时钟 时期 在 48 步伐 或者 边缘 posi-
tions. 使用 一个 20 mhz cli 频率, 这 边缘 决议 的
这
精确 定时
核心 是 1 ns. 如果 一个 1
系统 时钟 是 不
有, 它 是 也 可能 至 使用 一个 2
涉及 时钟 用 pro-
gramming 这 clidivide 寄存器 (地址 x01f). 这 ad9891/
ad9895 将 然后 内部 分隔 这 cli 频率 用 二.
这 ad9891/ad9895 也 包含 一个 主控 时钟 输出,
clo, 这个 是 这 inverse 的 cli. 这个 输出 是 将 至 是
使用 作 一个 结晶 驱动器. 一个 结晶 能 是 放置 在 这
cli 和 clo 管脚 至 发生 这 主控 时钟 为 这
ad9891/ad9895. 为 更多 信息 在 使用 一个 结晶, 看
图示 51.
高 速 时钟 programmability
图示 8 显示 如何 这 高 速 clocks rg, h1
–
h4, shp,
和 shd 是 发生. 这 rg 脉冲波 有 可编程序的
rising
和 下落 edges, 和 将 是 inverted 使用 这 极性
控制.
这 horizontal clocks h1 和 h3 有 可编程序的
rising 和 下落 edges 和 极性 控制. 这 h2 和 h4
clocks是 总是 inverses 的 h1 和 h3, 各自.
表格 i summarizes 这 高 速 定时 寄存器 和 它们的
参数. 图示 9 显示 这 典型 2-阶段 h-时钟
arrangement 在 这个 h3 和 h4 是 编写程序 为 这 一样
边缘 location 作 h1 和 h2.
这 边缘 location 寄存器 是 六 位 宽, 但是 那里 是 仅有的
48 有效的 边缘 locations 有. 因此, 这 寄存器 值
是 编排 在 四 quadrants, 和 各自 quadrant containing
12 边缘 locations. 表格 ii 显示 这 准确无误的 寄存器 值 为
注释
pixel 时钟 时期 是 分隔 在 48 positions, 供应 fine 边缘 决议 为 高 速 clocks.
那里 是 一个 fixed 延迟 从 这 cli 输入 至 这 内部的 pixel 时期 positions (
t
CLIDLY
= 6ns 典型值).
P[0] p[48] = p[0]P[12] P[24] P[36]
1 pixel
时期
CLI
t
CLIDLY
位置
图示 7. 高 速 时钟 决议 从 cli 主控 时钟 输入
H1
H2
CCD
信号
RG
可编程序的 时钟 positions:
1: rg rising 边缘
2: rg 下落 边缘
3: shp 样本 location
4: shd 样本 location
5: h1 rising 边缘 位置 和 6: h1 下落 边缘 位置 (h2 是 inverse 的 h1)
7: h3 rising 边缘 位置 和 8: h3 下落 边缘 位置 (h4 是 inverse 的 h3)
H3
H4
3
4
12
56
78
图示 8. 高 速 时钟 可编程序的 locations
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