AD9852
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rev. 0
表格 v. 寄存器 布局. shaded sections comprise 这 控制 寄存器
并行的 串行
地址 地址 ad9852 寄存器 布局
Default
十六进制 十六进制 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0 值
00 0 阶段 调整 寄存器 #1 <13:8> (位 15, 14 don’t care) 阶段 1 00h
01 阶段 调整 寄存器 #1 <7:0> 00h
02 1 阶段 调整 寄存器 #2 <13:8:> (位 15, 14 don’t care) 阶段 2 00h
03 阶段 调整 寄存器 #2 <7:0> 00h
04 2 频率 tuning 文字 1 <47:0> 频率 1 00h
05 频率 tuning 文字 1 <39:32> 00h
06 频率 tuning 文字 1 <31:24> 00h
07 频率 tuning 文字 1 <23:16> 00h
08 频率 tuning 文字 1 <15:8> 00h
09 频率 tuning 文字 1 <7:0> 00h
0A 3 频率 tuning 文字 2 <47:40> 频率 2 00h
0B 频率 tuning 文字 2 <39:32> 00h
0C 频率 tuning 文字 2 <31:24> 00h
0D 频率 tuning 文字 2 <23:16> 00h
0E 频率 tuning 文字 2 <15:8> 00h
0F 频率 tuning 文字 2 <7:0> 00h
10 4 delta 频率 文字 <47:40> 00h
11 delta 频率 文字 <39:32> 00h
12 delta 频率 文字 <31:24> 00h
13 delta 频率 文字 <23:16> 00h
14 delta 频率 文字 <15:8> 00h
15 delta 频率 文字 <7:0> 00h
16 5 更新 时钟 <31:24> 00h
17 更新 时钟 <23:16> 00h
18 更新 时钟 <15:8> 00h
19 更新 时钟 <7:0> 40h
1A 6 ramp 比率 时钟 <19:16> (位 23, 22, 21, 20 don’t care) 00h
1B ramp 比率 时钟 <15:8> 00h
1C ramp 比率 时钟 <7:0> 00h
1D 7 Don’t Don’t Don’t 竞赛 pd 保留, 控制 dac pd dig pd 00h
小心 小心 小心 总是 dac pd
1E 低
1F Don’t PLL 绕过 ref mult 4 ref mult 3 ref mult 2 ref mult 1 ref mult 0 64h
小心 范围 PLL
20 CLR CLR Triangle don’t 小心 模式 2 模式 1 模式 0 int 更新 01h
acc 1 acc 2 Clk
Don’t 绕过 osk en osk int Don’t Don’t lsb 第一 SDO 20h
小心 Inv 小心 小心 起作用的
Sinc
21 8 输出 shape 关键 i mult <11:8> (位 15, 14, 13, 12 don’t care) 00h
22 输出 shape 关键 i mult <7:0> 00h
23 9 输出 shape 关键 q mult <11:8> (位 15, 14, 13, 12 don’t care) 00h
24 输出 shape 关键 q mult <7:0> 00h
25 一个 输出 shape 关键 ramp 比率 <7:0> 80h
26 B qdac <11:8> (位 15, 14, 13, 12 don’t care) 00h
27 qdac <7:0> (数据 是 必需的 至 是 在 twos-complement format) 00h
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