AD9854
–13–
rev. 0
TUNING
文字
VCO
循环
过滤
阶段
比较器
REF
时钟
RF
频率
输出
过滤
AD9854
DDS
分隔-用-n
图示 28a. agile 高-频率 synthesizer
阶段
SPLITTER
0.8 至
2.5 ghz
AD9854
QUADRATURE
DDS
dds – lo
LO DDS
+ lo
36dB
典型
SSB
拒绝
50
V
输出
ad8346 quadrature
MODULATOR
90
cosine (直流 至 70mhz)
sine (直流 至 70mhz)
注释:
flip dds quadrature 信号 至 选择 alternate 一侧-带宽.
调整 dds sine 或者 cosine 信号 振幅 为 greatest
一侧-带宽 抑制.
dds dac 输出 必须 是 低-通过 filtered 较早的 至 使用
和 这 ad8346.
LO
LO
0
图示 28b. image reject mixer
如果
LPF
LPF
AD9854
涉及
时钟
SIN
COS
相似物 乘法器
相似物 频率 翻倍 应用
时钟 输出 = 200mhz
LPF
SIN
LPF
AD9854
COS
涉及
时钟
COMPARATORS
一个
输出
= 100mhz
时钟 频率 doubler
处理器/
控制
fpga, 等
R
设置
8-位 并行的 或者
串行 程序编制
数据 和 控制
信号
AD9854
+
cmos 逻辑 "时钟" 输出
涉及
时钟
300mhz 最大值 直接
模式 或者 15 至 75mhz
最大值 在 这 4
–20
时钟
乘法器 模式
2k
"i" dac
1
2
注释:
I
输出
= approx 20ma 最大值 当 r
设置
= 2k
转变 postion 1 提供 complementary
sinusoidal 信号 至 这 比较器
至 生产 一个 fixed 50% 职责 循环 从
这 比较器.
转变 postion 2 提供 这 一样 职责 循环
使用 quadrature sinusoidal 信号 至 这
比较器 或者 一个 直流 门槛 电压 至
准许 设置 的 这 比较器
职责 循环 (取决于 在 这 "q" dac's
配置)
"q" dac 或者
"控制
dac"
低-通过
过滤
低-通过
过滤
图示 30. 频率 agile 时钟 发生器 产品 为 这 ad9854
涉及
时钟
50
1:1 变压器
i.e. 迷你-电路 t1–1t
过滤
50
差别的
变压器-结合
输出
AD9854
DDS
I
输出
I
输出
图示 29. 差别的 输出 连接 为 减少 的
一般模式 信号
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