AD9854
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rev. 0
next, 这 转变 时间 从 零-规模 至 全部-规模 必须
是 编写程序. 这 转变 时间 是 一个 函数 的 二 fixed
elements 和 一个 能变的. 这 能变的 元素 是 这 程序-
mable 8-位 ramp 比率 计数器
.
这个 是 一个 向下-计数器
正在 clocked 在 这 系统 时钟 rate (300 mhz max) 那 输出-
puts 一个 脉冲波 whenever 这 计数器 reaches 零. 这个 脉冲波 是
routed 至 一个 12-位 计数器 那 increments 一个 lsb 为 每
脉冲波 received. 这 输出 的 这 12-位 计数器 是 连接
至 这 12-位 数字的 乘法器. 当 这 数字的 乘法器 有 一个
值 的 所有 zeros 在 它的 输入, 这 输入 信号 是 multiplied
用 零, producing 零-规模. 当 这 乘法器 有 一个 值
的 所有 ones, 这 输入 信号 是 multiplied 用 一个 值 的 一个, pro-
ducing全部-规模. 那里 是 4094 remaining fractional 乘法器
值 那将 生产 输出 amplitudes 相应的 至
它们的二进制的 值.
这 二 fixed elements 是 这 时钟 时期 的 这 系统 时钟,
这个 驱动 这 ramp 比率 计数器,和 这 4096 振幅
步伐 在 零-规模 和 全部-规模. 至 给 一个 example,
假设 那 这 系统 时钟 的 这 ad9854 是 100 mhz (10 ns
时期). 如果 这 ramp 比率 计数器 是 编写程序 为 一个 最小
计数 的 five, 它 将 引领 二 系统 时钟 时期 (一个 rising
边缘 负载这 计数-向下 值, 这 next 边缘 decrements 这
计数器 从 five 至 四). 这 relationship 的 这 8-位 计数-
向下 值 至 这 时间 时期 在 输出 脉冲 是 给 作:
(n+1)
×
系统 时钟 时期
,
在哪里
N
是 这 8-位 计数-向下 值. 它 将 引领 4096 的 这些
脉冲 至 进步 这 12-位 向上-计数器 从 零-规模 至 全部-
规模. 因此,这 最小 shaped keying ramp 时间 为 一个
100 mhz 系统 时钟 是 4096
×
6
×
10 ns = 大概 246
µ
s.
这 最大 ramp 时间 will 是 4096
×
256
×
10 ns = approxi-
mately 10.5
µ
s.
最终, changing 这 逻辑 状态 的 管脚 30, “shaped keying” 将
automatically 执行 这 编写程序 输出 封套 功能
当 osk int 是 高. 一个 逻辑 高 在 管脚 30 导致 这 输出-
puts 至 成直线地 ramp 向上 至 全部-规模 振幅 和 支撑 直到
这 逻辑 水平的 是 changed 至 低, 造成 这 输出 至 ramp
向下 至 零-规模.
i 和 q dacs
这 300 msps (最大) sine 和 cosine 波 输出 的 这
dds. 它们的 最大 输出 amplitudes 是 设置 用 这 dac
R
设置
电阻 在 管脚 56. 这些 是 电流-输出 dacs 和 一个
全部-规模 最大 输出 的 20 毫安; 不管怎样, 一个 名义上的 10 毫安
12-位 数字的
乘法器
12 12
(绕过 乘法器)
osk en = 0
osk en = 1
osk en = 0
osk en = 1
12
12
数字的
信号 在
用户 可编程序的
12-位 q-频道
乘法器
"输出 shape
关键 q mult"
寄存器
12
osk en = 1
osk en = 0
1
8-位 向下-
计数器
系统
时钟
SHAPING
keying 管脚
sine dac
12-位
计数器
图示 32. 块 图解 的 q-pathway 的 这 数字的 乘法器 部分 有责任 为 shaped keying 函数.
这 i-pathway 是 类似的, 除了 那 非 alternate 12-位 q-dac 源 寄存器 是 provided.
输出 电流 提供 最好的 spurious-自由 动态 范围 (sfdr)
效能. 这 值 的 r
设置
= 39.93/i
输出
, 在哪里 i
输出
是 在
放大器. dac 输出 遵从 规格 限制 这 最大
电压 开发 在 这 输出 至 –0.5 v 至 +1 v. 电压
开发 在之外 这个 限制 将 导致过度的 dac
distortion 和 possibly 永久的 损坏. 这 用户 必须 choose
一个 恰当的 加载 阻抗 至 限制 这 输出 电压 摆动 至
这 遵从 限制. 两个都 dac 输出 应当 是 terminated
equally 为 最好的 sfdr, 特别 在 高等级的 输出 发生率
在哪里 调和的 扭曲量 errors 是 更多 prominent.
两个都 dacs 是 preceded 用 inverse sin(x)/x filters (一个.k.一个. inverse
sinc filters) 那 precompensate 为 dac 输出 振幅 varia-
tions在 频率 至 达到 flat 振幅 回馈 从 直流
至 nyquist. 数字的 multipliers follow 这 inverse sinc filters 至
准许 振幅 控制, 振幅 调制 和 振幅
shaped keying. 这 inverse sinc filters (地址 20 十六进制, 绕过
inv sinc
位)) 和 数字的 multipliers (地址 20 十六进制, osk en
位) 能 是 绕过 为 电源 conservation 用 设置 那些 位
高. 两个都 dacs 能 是 powered 向下 用 设置 这 dac pd
位 高 (地址 1d 的 控制 寄存器) 当 不 需要.
i-dac 输出 是 designated 作 iout1 和 iout1b, 管脚
48 和 49 各自. q-dac 输出 是designated 作 iout2
和 iout2b, 管脚 52 和 51 各自.
控制 dac
这 12-位 q dac 能 是 reconfigured 至 执行 作 一个 “control”
或者 auxiliary dac. 这 控制 dac 输出 能 提供 直流
控制 水平 至 外部 电路系统, 发生 交流 信号, 或者 使能
职责 循环 控制 的 这 在-板 比较器. 当 这 src
qdac 位 在 控制 寄存器 (并行的 地址 1f 十六进制) 是 设置
高, 这 q dac 输入 是 切换 从 内部的 12-位 q
数据 源 (default 设置) 至 external 12-位
,
twos-complement
数据, 有提供的 用 这 用户. 数据 是channeled 通过 这 串行 或者
并行的 接口 至 这 12-位 qdac 寄存器 (地址 26 和 27
十六进制) 在 一个 最大 100 mhz数据 比率. 这个 dac 是 clocked 在
这 系统 时钟, 300 msps (最大), 和 有 这 一样 maxi-
mum 输出 电流 能力 作那 的 这 i dac. 这 单独的
R
设置
电阻 在 这 ad9854sets 这 全部-规模 输出 电流
为 两个都 dacs. 这 控制dac 能 是 separately powered
向下 为 电源 conservation当 不 需要 用 设置 这
q dac 电源-向下 位高 (地址 1d 十六进制). 控制
dac 输出 是 designated 作 iout2 和 iout2b (管脚 52
和 51 各自).
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