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AD9854
–16–
rev. 0
表格 i. refclk 乘法器 控制 寄存器 值
乘法器 值 ref mult 4 ref mult 3 ref mult 2 ref mult 1 ref mult 0
400100
500101
600110
700111
801000
901001
1001010
1101011
1201100
1301101
1401110
1501111
1610000
1710001
1810010
1910011
2010100
0
中心 50mhz
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
10mhz/ span 100mhz
IMAGES
基本的 输出 电源 减少
和 增加 频率
图示 33. 正常的 sin(x)/x dac 输出 电源 封套
过滤
0
中心 50mhz
–10
–20
–30
–40
–50
–60
–70
–80
–90
–100
10mhz/ span 100mhz
基本的 输出 电源 是
"flat" 从 直流 至 1/2 fclk
图示 34. inverse sin(x)/x (inverse sinc) 过滤 engaged
inverse sinc 函数
这个 ﬁlter precompensates 输入 数据 至 两个都 dacs 为 这
sin(x)/x 滚动-止 函数 至 准许 宽 带宽 信号(此类
作 qpsk) 至 是 输出 从 这 dacs 没有 appreciable
amplitude 变化 那 将 导致 增加 evm (错误 vector
巨大). 这 inverse sinc 函数 将 是 绕过 至
signiﬁcantly
减少 电源 消耗量, 特别 在 高等级的
时钟 speeds. 当 这 q dac 是 conﬁgured 作 一个 “control”
dac, 这 inverse sinc 函数 做 不 应用.
inverse sinc 是 engaged 用 default 和 是 绕过 用 bringing
这 “bypass inv sinc” 位 高 在 控制 寄存器 20 (十六进制) 在
表格 v.
refclk 乘法器
这个 是 一个 可编程序的 pll-为基础 涉及 时钟 乘法器
那 准许 这 用户 至 选择 一个 integer 时钟 乘以 值
在 这 范围 的 4
×
至 20
×
用 这个 这 refclk 输入 将 是
multiplied. 使用 的 这个 函数 准许 用户 至 输入 作 little 作
15 mhz 至 生产 一个 300 mhz 内部的 系统 时钟
.
five 位
在 控制 寄存器 1e 十六进制 设置 这 乘法器 值 作 跟随 在
表格 i.
这 refclk 乘法器 函数 能 是 绕过 至 准许
直接 clocking 的 这 ad9854 从 一个 外部 时钟 源.
这
系统 时钟
为 这 ad9854 是 也 这 输出 的 这
refclk 乘法器 (如果 它 是 engaged) 或者 这 refclk 输入.
refclk 将 是 也 一个 单独的-结束 或者 差别的 输入 用
设置 管脚 64, diff clk 使能
,
低 或者 高 各自.
pll 范围 位
这 pll 范围 位 选择 这 频率 范围 的 这 refclk
乘法器 pll. 为 运作 从 200 mhz 至 300 mhz
(内部的 系统 时钟 比率) 这 pll 范围 位 应当 是 设置 至
逻辑 1. 为 运作 在下 200 mhz, 这 pll 范围 位
应当 是 设置 至 逻辑 0. 这 pll 范围 位 adjusts 这 pll
循环 参数 为 优化 阶段 噪音 效能 在里面
各自 范围.
管脚 61, pll 过滤
这个 管脚 提供 这 连接 为 这 外部 零 compen-
sation 网络 的 这 pll 循环 ﬁlter. 这 零 补偿
网络 组成 的 一个 1.3 k
Ω
电阻 在 序列 和 一个 0.01
µ
F
电容. 这 其它 一侧 的 这 网络 应当 是 连接 至
作 关闭 作 可能 至 管脚 60, avdd. 为 最佳的 阶段 噪音
效能 这 时钟 乘法器 能 是 绕过 用 设置 这
“bypass pll” 位 在 控制 寄存器 地址 1e.

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AD9854 –16– rev. 0 表格 i. refclk 乘法器控制寄存器值乘法器值 ref mult 4 ref mult 3 ref mult 2 ref mult 1 ref mult 0 400100 500101 600110 700111 801000 901001 1001010 1101011 1201100 1301101 1401110 1501111 1610000 1710001 1810010 1910011 2010100 0 中心 50mhz –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 10mhz/ span 100mhz IMAGES 基本的输出电源减少和增加频率图示 33. 正常的 sin(x)/x dac 输出电源封套过滤 0 中心 50mhz –10 –20 –30 –40 –50 –60 –70 –80 –90 –100 10mhz/ span 100mhz 基本的输出电源是 "flat" 从直流至 1/2 fclk 图示 34. inverse sin(x)/x (inverse sinc) 过滤 engaged inverse sinc 函数这个 ﬁlter precompensates 输入数据至两个都 dacs 为这 sin(x)/x 滚动-止函数至准许宽带宽信号(此类作 qpsk) 至是输出从这 dacs 没有 appreciable amplitude 变化那将导致增加 evm (错误 vector 巨大). 这 inverse sinc 函数将是绕过至 signiﬁcantly 减少电源消耗量, 特别在高等级的时钟 speeds. 当这 q dac 是 conﬁgured 作一个 “control” dac, 这 inverse sinc 函数做不应用. inverse sinc 是 engaged 用 default 和是绕过用 bringing 这 “bypass inv sinc” 位高在控制寄存器 20 (十六进制) 在表格 v. refclk 乘法器这个是一个可编程序的 pll-为基础涉及时钟乘法器那准许这用户至选择一个 integer 时钟乘以值在这范围的 4 × 至 20 × 用这个这 refclk 输入将是 multiplied. 使用的这个函数准许用户至输入作 little 作 15 mhz 至生产一个 300 mhz 内部的系统时钟 . five 位在控制寄存器 1e 十六进制设置这乘法器值作跟随在表格 i. 这 refclk 乘法器函数能是绕过至准许直接 clocking 的这 ad9854 从一个外部时钟源. 这系统时钟为这 ad9854 是也这输出的这 refclk 乘法器 (如果它是 engaged) 或者这 refclk 输入. refclk 将是也一个单独的-结束或者差别的输入用设置管脚 64, diff clk 使能 , 低或者高各自. pll 范围位这 pll 范围位选择这频率范围的这 refclk 乘法器 pll. 为运作从 200 mhz 至 300 mhz (内部的系统时钟比率) 这 pll 范围位应当是设置至逻辑 1. 为运作在下 200 mhz, 这 pll 范围位应当是设置至逻辑 0. 这 pll 范围位 adjusts 这 pll 循环参数为优化阶段噪音效能在里面各自范围. 管脚 61, pll 过滤这个管脚提供这连接为这外部零 compen- sation 网络的这 pll 循环 ﬁlter. 这零补偿网络组成的一个 1.3 k Ω 电阻在序列和一个 0.01 µ F 电容. 这其它一侧的这网络应当是连接至作关闭作可能至管脚 60, avdd. 为最佳的阶段噪音效能这时钟乘法器能是绕过用设置这 “bypass pll” 位在控制寄存器地址 1e.

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