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使用 至 设置 这 比率-的-改变 的 这 12-位 数字的 multipliers 的
这 i 和 q dacs 至 执行 一个 输出 shaping 函数.
twenty-位 ramp 比率 时钟
—when 选择, 这个 向下-
计数器 takes 这 system 时钟 (300 mhz 最大) 和 divides
它 用 一个 20-位 二进制的 值 (编写程序 用 这 用户) 至 生产
一个 用户-defined 时钟. 这 时钟 输出 一个 脉冲波 每 时间 这
计数器 counts 向下 至 零. 这个 时钟 是 使用 至 设置 这 比率-
的-频率-改变 的 这 ramped fsk 或者 fm chirp 模式.
forty-第八-位 delta 频率 寄存器
—is 使用 仅有的 在
这 chirp 和 ramped-fsk 模式. 这个 寄存器 是 承载 和 一个
48-位 文字 那 代表 这 频率 increment 值 的
频率 accumulator (accu 1) 谁的 输出 将 是 增加
至 一个 频率 那 是 设置 在 也 f1 或者 f2 频率 寄存器.
这个 寄存器 是 periodically incremented 在 一个 比率 设置 用 这
20-位 ramp 比率 时钟 (150 mhz 最大).
forty-第八-位 delta 频率 寄存器
—is 编写程序
和 一个 48-位 频率 tuning 文字 那 是 输入 至 这 48-位
阶段 accumulator (accu 2) 和 确定 这 输出fre-
quency 的这 dds 在 这 单独的-声调 模式. 当 ramped-fsk
或者 chirp 是 选择, 这个 寄存器 是sent 至 一个 数字的 adder 在哪里
它 是 summed 和 这 输出 的 accu 1 在之前 正在 输入 至
accu 2. 因此, 这 信号 sent 至 accu 2 将 是 也
静态的 或者 changing 在 一个 比率 的 向上 至 150 million 48-位 频率
tuning words 每 第二.
电源-向下
—several 单独的 stages, 当 不 需要,
能 是 powered 向下 至 减少 电源 消耗量 通过 这
程序编制 寄存器 当 安静的 维持 符合实际 的
desired stages. 这些 stages 是 identified 在 这 寄存器 布局
表格, 地址 1d 十六进制. 电源-向下 是达到 用 设置 这
specified 位 至 逻辑 高. 一个 逻辑 低 indicates 那 这stages
是 powered 向上.
此外, 和 perhaps 大多数 significantly, 二 intensely 数字的
stages, 这 inverse sinc filters 和 这 数字的 乘法器 stages,
能 是 绕过 至 达到 significant 电源 减少 通过
程序编制 的 这 控制 寄存器 在 地址 20 十六进制. 又一次,
逻辑 高 将 导致 这 平台 至 是 绕过. 的 particular
重要 是 这 inverse sinc filter 作 这个 平台 消费 一个
significant 数量 的 电源.
一个 全部 电源-向下 occurs 当 所有 四 pd位 在 控制
寄存器 1d 十六进制 是 设置 至 逻辑 高. 这个 减少 电源
消耗量 至 大概 10 mw (3 毫安).
主控 重置
—logic 高 起作用的, must 是 使保持 高 为 一个
最小 的 10 系统 时钟 循环. 这个 导致 这 communi-
cations 总线 至 是 initialized 和 负载 default 值 列表 在 这
表格 v.
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