AD9854
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rev. 0
接合 和 程序编制 这 ad9854
这 ad9854 寄存器 布局, 显示 在 表格 v, 包含 这
信息 那 programs 这 碎片 为 这 desired 符合实际.
当 许多 产品 将 需要 非常 little 程序编制 至
configure 这 ad9854, 一些 将 制造 使用 的 所有 twelve acces-
sible 寄存器 banks. 这 ad9854 支持 一个 8-位 字节 并行的
i/o 运作 或者 一个 spi-兼容 串行 i/o 运作. 所有
accessible 寄存器 能 是 写 和 读 后面的 在 也
i/o 运行 模式.
一个 外部 管脚, s/p 选择, 是 使用 至 configure 这 i/o mode.
系统 那 使用 这 并行的 i/o 模式 必须 连接 这 s/p
选择 管脚 至 v
DD
. 系统 那 运作 在 这 串行 i/o 模式
必须 系 这 s/p 选择 管脚 至 地.
regardless 的 模式, 这 i/o 端口 数据 是 写 至 一个 缓存区
记忆 那 做 不 影响 运作 的 这 部分 直到 这
内容 的 这 缓存区 记忆 是 transferred 至 这 寄存器
banks. 这个 转移 的 信息 occurs synchronously 至 这
系统 时钟 和 occurs 在 一个 的 二 方法:
1. 内部, 控制 在 一个 比率 可编程序的 用 这 用户 或者,
2. externally, 控制 用这 用户. i/o 行动 能 出现 在
这 absence 的 refclk但是 这 数据 不能 是 moved 从
这 缓存区 记忆 至 这 寄存器 bank 没有 refclk.
看 这 更新 时钟 运作 部分 的 这个 文档
为 详细信息.
并行的 i/o 运作
和 这 s/p 选择 管脚 系 高, 这 并行的 i/o 模式 是
起作用的. 这 i/o端口 是 兼容 和 工业 标准 dsps
和 微控制器. 六 地址 位, 第八 双向的 数据
位 和 独立的 写/读 控制 输入 制造 向上 这 i/o
端口 管脚.
并行的 i/o 运作 准许 写 进入 至 各自 字节 的 任何
寄存器 在 一个 单独的 i/o 运作 在 100 mhz. 读 后面的 能力
为 各自 寄存器 是 包含 至 使容易 designing 和 这 ad9854.
读 是 不 有保证的 在 100 mhz 作 它们 是 将 为
软件 debug 仅有的.
并行的 i/o运作 定时 图解 是 显示 在 这 计算数量
49 和 50.
一个<5:0>
d<7:0>
RD
A1
D1
A2
D2
A3
D3
T
RDHOZ
T
RDLOV
T
AHD
T
ADV
规格 值 描述
T
ADV
T
AHD
T
RDLOV
T
RDHOZ
15ns
5ns
15ns
10ns
地址 至 数据 有效的 时间 (最大)
地址 支撑 时间 至 rd 信号 inactive (最小)
rd 低 至 输出 有效的 (最大)
rd 高 至 数据 三-状态 (最大)
图示 49. 并行的 端口 读 定时 图解
d<7:0>
WR
D1 D2 D3
规格 值 描述
T
ASU
T
DSU
T
ADH
T
DHD
4ns
2ns
地址 建制 时间 至
WR
信号 起作用的
数据 建制 时间 至
WR
信号 inactive
5ns
0ns
地址 支撑 时间 至
WR
信号 inactive
数据 支撑 时间 至
WR
信号 inactive
T
WRLOW
T
WRHIGH
T
WR
3ns
WR
信号 最小 低 时间
7ns
3ns
WR
信号 最小 高 时间
WR
信号 最小 时期
一个<5:0> A1 A2 A3
T
ASU
T
AHD
T
WRHIGH
T
WRLOW
T
DHD
T
DSU
T
WR
图示 50. 并行的 端口 写 定时 图解
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