14
®
dac7724, 7725
V
输出
=
V
REFL
+
V
REFH
–V
REFL
()
•N
4096
状态 的
选择 选择 状态 的
输入 输入 所有 dac
A1 A0 r/w CS 重置 LDAC 寄存器 寄存器 寄存器
L
(1)
LLLH
(2)
L 一个 Transparent Transparent
L H L L H L B Transparent Transparent
H L L L H L C Transparent Transparent
H H L L H L D Transparent Transparent
LLLLHH 一个 Transparent Latched
L H L L H H B Transparent Latched
H L L L H H C Transparent Latched
H H L L H H D Transparent Latched
L L H L H H 一个 Readback Latched
L H H L H H B Readback Latched
H L H L H H C Readback Latched
H H H L H H D Readback Latched
X
(3)
X X H H L 毫无 (所有 latched) Transparent
X X X H H H 毫无 (所有 latched) Latched
XXXXL X 所有 重置
(4)
重置
(4)
注释: (1) l = 逻辑 低. (2) h= 逻辑 high. (3) x = don’t care. (4) dac7724 resets 至 800
H
, dac7725 resets 至 000
H
. 当 重置 rises, 所有 寄存器
那 是 在 它们的 latched 状态 retain 这 重置 值.
表格 i. dac7724 和 dac7725 控制 逻辑 真实 表格.
数字的 接口
表格 i 显示 这 基本 控制 逻辑 为 这 dac7724/25.
便条 那 各自 内部的 寄存器 是 水平的 triggered 和 不
边缘 triggered. 当 这 适合的 信号 是 低, 这
寄存器 变为 transparent. 当 这个 信号 是 returned
高, 这 数字的 文字 目前 在 这 寄存器 是 latched.
这 第一 设置 的 寄存器 (这 输入 寄存器) 是 triggered
通过 这 a0, a1, r/w, 和 cs 输入. 仅有的 一个 的 这些
寄存器 是 transparent 在 任何 给 时间. 这 第二 设置 的
寄存器 (这 dac 寄存器) 是 所有 transparent 当 ldac
输入 是 牵引的 低.
各自 dac 能 是 updated independently 用 writing 至 这
适合的 输入 寄存器 和 然后 updating 这 dac
寄存器. alternatively, 这 全部 dac 寄存器 设置 能 是
配置 作 总是 transparent 用 keeping ldac low—
这 dac 更新 将 出现 当 这 输入 寄存器 是
写.
这 翻倍 缓冲 architecture 是 mainly 设计 所以 那
各自 dac 输入 寄存器 能 是 写 在 任何 时间 和 然后
所有 dac 输出 电压 updated 同时发生地 用 拉
ldac 低. 它 也 准许 一个 dac 输入 寄存器 至 是
写 至 在 任何 要点 和 这 dac 电压 至 是 synchro-
nously changed 通过 一个 触发 信号 连接 至 ldac.
数字的 定时
图示 4 和 表格 ii 提供 详细地 定时 为 这 数字的
接口 的 这 dac7724 和 dac7725.
数字的 输入 编码
这 dac7724 和 dac7725 输入 数据 是 在 笔直地 二进制的
format. 这 输出 电压 是 给 用 这 下列的 equa-
tion:
在哪里 n 是 这 数字的 输入 代号. 这个 等式 做 不
包含 这 影响 的 补偿 (零-规模) errors.
: 点此下载
