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应用 信息
运作
这 寄存器 组成 的 一个 设置 的 主控 latches 那 act 作
这 控制 elements 在 这 设备 和 改变 状态 在 这
输入 时钟 高-至-低 转变 和 一个 设置 的 从动装置 latches
那 支撑 这 寄存器 数据 和 改变 在 这 输入 时钟
低-至-高 transition Externally 这 设备 acts 作 一个 特定的
目的 串行-至-并行的 转换器 那 accepts 数据 在 这
D 输入 的 这 寄存器 和 发送 这 数据 至 这 适合的
从动装置 获得 至 呈现 在 这 寄存器 输出 和 这 做 输出-
放 在 这 DM2502 和 DM2504 当 这 时钟 变得 从
低-至-high 那里 是 非 restrictions 在 这 数据 input 它
能 改变 状态 在 任何 时间 除了 在 一个 短的 间隔
集中 关于 这 时钟 低-至-高 transition 在 这 一样
时间 那 数据 enters 这 寄存器 位 这 next 较少 重大的
位 寄存器 是 设置 至 一个 低 准备好 为 这 next iteration
这 寄存器 是 重置 用 支持 这 S
(开始) 信号 低 dur-
ing 这 时钟 低-至-高 transition 这 寄存器 synchro-
nously resets 至 这 状态 Q7 (11) low 和 所有 这 remaining
寄存器 输出 high 这 Q
CC
(转换 完全) sig-
nal 是 也 设置 高 在 这个 time 这 S
信号 应当 不 是
brought 后面的 高 直到 之后 这 时钟 低-至-高 转变
在 顺序 至 保证 准确无误的 resetting 之后 这 时钟 有
gone 高 resetting 这 register 这 S
信号 必须 是 re-
moved 在 这 next 时钟 低-至-高 转变 这 数据 在
这 D 输入 是 设置 在 这 Q7 (11) 寄存器 位 和 这 Q6
(10) 寄存器 位 是 设置 至 一个 低 准备好 为 这 next 时钟 cycle
在 这 next 时钟 低-至-高 转变 数据 enters 这 Q6
(10) 寄存器 位 和 Q5 (9) 是 设置 至 一个 low 这个 运作 是
重复的 为 各自 寄存器 位 在 转变 直到 这 寄存器 有
被 filled 当 这 数据 变得 在 Q0 这 Q
CC
信号
变得 low 和 这 寄存器 是 inhibited 从 更远 改变
直到 重置 用 一个 开始 signal
这 DM2502 DM2503 和 DM2504 有 一个 specially tai-
lored 二-阶段 时钟 发生器 至 提供 nonoverlapping
二-阶段 时钟 脉冲 (ie 这 时钟 波形 intersect
在下 这 门槛 的 这 门 它们 驱动) Thus 甚至 在
非常 慢 dVdt 比率 在 这 时钟 输入 (此类 作 从 rela-
tively 弱 比较器 输出) improper 逻辑 运作
将 不 result
逻辑 代号
所有 三 寄存器 能 是 运作 和 各种各样的 逻辑 codes
Two’s complement 代号 是 使用 用 offsetting 这 compara-
tor

全部 范围
一个

LSB 和 使用 这 complement 的 这
MSB (q7
或者 q11) 和 一个 二进制的 DA converter 补偿 二进制的
是 使用 在 这 一样 manner 但是 和 这 MSB (q
7orQ11)
BCD DA 转换器 能 是 使用 和 这 增加 的 illegal
代号 抑制 logic
起作用的 高 或者 起作用的 低 逻辑
这 寄存器 能 是 使用 和 也 DA 转换器 那
需要 一个 低 电压 水平的 至 转变 on 或者 DA 转换器 那
需要 一个 高 电压 水平的 至 转变 这 转变 on 如果 DA
转换器 是 使用 这个 转变 在 和 一个 低 逻辑 level 这
结果 数字的 输出 从 这 寄存器 是 起作用的 low 那
is 一个 逻辑 ‘‘1’’ 是 represented 作 一个 低 电压 level 如果 DA
转换器 是 使用 那 转变 在 和 一个 高 逻辑 水平的 然后
这 数字的 输出 是 起作用的 high 一个 逻辑 ‘‘1’’ 是 represented 作
一个 高 电压 level
EXPANDED 运作
一个 起作用的 低 使能 input E
 在 这 DM2503 和 DM2504
准许 寄存器 至 是 连接 一起 至 表格 一个 变长
寄存器 用 连接 这 clock D 和 S
输入 在 并行的
和 连接 这 Q
CC
输出 的 一个 寄存器 至 这 E 输入
的 这 next 较少 重大的 register 当 这 开始 resets
这 register 这 E
信号 变得 high forcing 这 Q7 (11) 位
高 和 inhibiting 这 寄存器 从 accepting 数据 直到 这
previous 寄存器 是 全部 和 它的 Q
CC
变得 low 如果 仅有的 一个
寄存器 是 使用 这 E
输入 应当 是 使保持 在 一个 低 逻辑
level
定时 图解
DM2502 DM2503
TLF5702–2
3

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应用信息运作这寄存器组成的一个设置的主控 latches 那 act 作这控制 elements 在这设备和改变状态在这输入时钟高-至-低转变和一个设置的从动装置 latches 那支撑这寄存器数据和改变在这输入时钟低-至-高 transition Externally 这设备 acts 作一个特定的目的串行-至-并行的转换器那 accepts 数据在这 D 输入的这寄存器和发送这数据至这适合的从动装置获得至呈现在这寄存器输出和这做输出- 放在这 DM2502 和 DM2504 当这时钟变得从低-至-high 那里是非 restrictions 在这数据 input 它能改变状态在任何时间除了在一个短的间隔集中关于这时钟低-至-高 transition 在这一样时间那数据 enters 这寄存器位这 next 较少重大的位寄存器是设置至一个低准备好为这 next iteration 这寄存器是重置用支持这 S (开始) 信号低 dur- ing 这时钟低-至-高 transition 这寄存器 synchro- nously resets 至这状态 Q7 (11) low 和所有这 remaining 寄存器输出 high 这 Q CC (转换完全) sig- nal 是也设置高在这个 time 这 S 信号应当不是 brought 后面的高直到之后这时钟低-至-高转变在顺序至保证准确无误的 resetting 之后这时钟有 gone 高 resetting 这 register 这 S 信号必须是 re- moved 在这 next 时钟低-至-高转变这数据在这 D 输入是设置在这 Q7 (11) 寄存器位和这 Q6 (10) 寄存器位是设置至一个低准备好为这 next 时钟 cycle 在这 next 时钟低-至-高转变数据 enters 这 Q6 (10) 寄存器位和 Q5 (9) 是设置至一个 low 这个运作是重复的为各自寄存器位在转变直到这寄存器有被 filled 当这数据变得在 Q0 这 Q CC 信号变得 low 和这寄存器是 inhibited 从更远改变直到重置用一个开始 signal 这 DM2502 DM2503 和 DM2504 有一个 specially tai- lored 二-阶段时钟发生器至提供 nonoverlapping 二-阶段时钟脉冲 (ie 这时钟波形 intersect 在下这门槛的这门它们驱动) Thus 甚至在非常慢 dVdt 比率在这时钟输入 (此类作从 rela- tively 弱比较器输出) improper 逻辑运作将不 result 逻辑代号所有三寄存器能是运作和各种各样的逻辑 codes Two’s complement 代号是使用用 offsetting 这 compara- tor  全部范围一个  LSB 和使用这 complement 的这 MSB (q7 或者 q11) 和一个二进制的 DA converter 补偿二进制的是使用在这一样 manner 但是和这 MSB (q 7orQ11) BCD DA 转换器能是使用和这增加的 illegal 代号抑制 logic 起作用的高或者起作用的低逻辑这寄存器能是使用和也 DA 转换器那需要一个低电压水平的至转变 on 或者 DA 转换器那需要一个高电压水平的至转变这转变 on 如果 DA 转换器是使用这个转变在和一个低逻辑 level 这结果数字的输出从这寄存器是起作用的 low 那 is 一个逻辑 ‘‘1’’ 是 represented 作一个低电压 level 如果 DA 转换器是使用那转变在和一个高逻辑水平的然后这数字的输出是起作用的 high 一个逻辑 ‘‘1’’ 是 represented 作一个高电压 level EXPANDED 运作一个起作用的低使能 input E  在这 DM2503 和 DM2504 准许寄存器至是连接一起至表格一个变长寄存器用连接这 clock D 和 S 输入在并行的和连接这 Q CC 输出的一个寄存器至这 E 输入的这 next 较少重大的 register 当这开始 resets 这 register 这 E 信号变得 high forcing 这 Q7 (11) 位高和 inhibiting 这寄存器从 accepting 数据直到这 previous 寄存器是全部和它的 Q CC 变得 low 如果仅有的一个寄存器是使用这 E 输入应当是使保持在一个低逻辑 level 定时图解 DM2502 DM2503 TLF5702–2 3

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