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管脚 描述
(持续)
管脚 非 管脚 名字 IO 描述
总线 接口 管脚
(持续)
39 PRQADS1 O Z
端口 REQUESTADDRESS STROBE 1

32-位 MODE 如果 LAS 是 设置 在 这 数据 配置 Register 这个 线条 是 编写程序
作 ADS1
 它 是 使用 至 strobe 地址 A16–A31 在 外部 latches (a16–A31 是 这
fixed 地址 贮存 在 RSAR0 rsar1) ADS1
将 仍然是 在 触发-状态 直到 后面的 是
received

16-位 MODE 如果 LAS 是 不 设置 在 这 数据 配置 Register 这个 线条 是 编写程序 作
PRQ 和 是 使用 为 偏远的 DMA Transfers 这 SNIC initiates 一个 单独的 偏远的 DMA 读 或者
写 运作 用 asserting 这个 pin 在 这个 模式 PRQ 将 是 一个 标准 逻辑 output
Note
这个 线条 将 电源 向上 作 触发-状态 直到 这 数据 配置 寄存器 是 programmed
40 后面的 I
总线 ACKNOWLEDGE
总线 Acknowledge 是 一个 起作用的 高 信号 表明 那 这 CPU 有
准予 这 总线 至 这 SNIC 如果 立即的 总线 进入 是 desired BREQ 应当 是 系 至 BACK
Tying 后面的 至 V
CC
将 结果 在 一个 deadlock
41 BREQ O
总线 REQUEST
总线 要求 是 一个 起作用的 高 信号 使用 至 要求 这 总线 为 DMA transfers
这个 信号 是 automatically 发生 当 这 先进先出 needs servicing
65 重置 I
RESET
重置 是 起作用的 低 和 places 这 SNIC 在 一个 重置 immediately 非 packets 是
transmitted 或者 received 用 这 SNIC 直到 STA 位 是 set Affects Command Register 中断
掩饰 Register 数据 配置 寄存器 和 Transmit 配置 Register 这 SNIC 将
execute 重置 在里面 10 BSCK 循环 和 TXC cycles
67 INT O
INTERRUPT
Indicates 那 这 SNIC 需要 CPU 注意 之后 reception 传递 或者
completion 的 DMA transfers 这 中断 是 cleared 用 writing 至 这 ISR (中断 维护
寄存器) 所有 中断 是 maskable
68 WACK I
写 ACKNOWLEDGE
Issued 从 系统 至 SNIC 至 表明 那 数据 有 被 写 至
这 外部 latch 这 SNIC 将 begin 一个 写 循环 至 放置 这 数据 在 local memory
网络 接口 管脚
42 TX
b
O
TRANSMIT OUTPUT
差别的 驱动器 这个 发送 这 encoded 数据 至 这 transceiver 这
输出 是 源 followers 这个 需要 270
X
pulldown resistors
43 TX
一个
46 测试 I
工厂 测试 INPUT
使用 至 审查 这 chip’s 内部的 functions 系 低 在 正常的
operation
47 SEL I
模式 SELECT
当 high Transmit
一个
和 Transmit
b
是 这 一样 电压 在 这 空闲 state
当 low Transmit
一个
是 积极的 和 遵守 至 Transmit
b
在 这 空闲 state 在 这 transformer’s
primary
50 X1 I
外部 振荡器 输入
51 GNDX2 O
GROUNDX2
这个 在 应当 正常情况下 是 连接 至 ground 它 是 可能 至 使用 一个 结晶
振荡器 使用 X1 和 GNDX2 如果 确实 预防措施 是 taken 联系 国家的
半导体 为 更多 information
56 SNISEL I
工厂 测试 INPUT
为 正常的 运作 系 至 V
CC
 当 低 使能 这 ENDEC
单元 至 是 测试 independently 的 这 SNIC module
60 RX
b
I
RECEIVE INPUT
差别的 receive 输入 一双 从 这 transceiver
61 RX
一个
62 CD
b
I
COLLISION INPUT
差别的 collision 一双 输入 从 这 transceiver
63 CD
一个
4

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管脚描述 (持续) 管脚非管脚名字 IO 描述总线接口管脚 (持续) 39 PRQADS1 O Z 端口 REQUESTADDRESS STROBE 1  32-位 MODE 如果 LAS 是设置在这数据配置 Register 这个线条是编写程序作 ADS1  它是使用至 strobe 地址 A16–A31 在外部 latches (a16–A31 是这 fixed 地址贮存在 RSAR0 rsar1) ADS1 将仍然是在触发-状态直到后面的是 received  16-位 MODE 如果 LAS 是不设置在这数据配置 Register 这个线条是编写程序作 PRQ 和是使用为偏远的 DMA Transfers 这 SNIC initiates 一个单独的偏远的 DMA 读或者写运作用 asserting 这个 pin 在这个模式 PRQ 将是一个标准逻辑 output Note 这个线条将电源向上作触发-状态直到这数据配置寄存器是 programmed 40 后面的 I 总线 ACKNOWLEDGE 总线 Acknowledge 是一个起作用的高信号表明那这 CPU 有准予这总线至这 SNIC 如果立即的总线进入是 desired BREQ 应当是系至 BACK Tying 后面的至 V CC 将结果在一个 deadlock 41 BREQ O 总线 REQUEST 总线要求是一个起作用的高信号使用至要求这总线为 DMA transfers 这个信号是 automatically 发生当这先进先出 needs servicing 65 重置 I RESET 重置是起作用的低和 places 这 SNIC 在一个重置 immediately 非 packets 是 transmitted 或者 received 用这 SNIC 直到 STA 位是 set Affects Command Register 中断掩饰 Register 数据配置寄存器和 Transmit 配置 Register 这 SNIC 将 execute 重置在里面 10 BSCK 循环和 TXC cycles 67 INT O INTERRUPT Indicates 那这 SNIC 需要 CPU 注意之后 reception 传递或者 completion 的 DMA transfers 这中断是 cleared 用 writing 至这 ISR (中断维护寄存器) 所有中断是 maskable 68 WACK I 写 ACKNOWLEDGE Issued 从系统至 SNIC 至表明那数据有被写至这外部 latch 这 SNIC 将 begin 一个写循环至放置这数据在 local memory 网络接口管脚 42 TX b O TRANSMIT OUTPUT 差别的驱动器这个发送这 encoded 数据至这 transceiver 这输出是源 followers 这个需要 270 X pulldown resistors 43 TX 一个 46 测试 I 工厂测试 INPUT 使用至审查这 chip’s 内部的 functions 系低在正常的 operation 47 SEL I 模式 SELECT 当 high Transmit 一个和 Transmit b 是这一样电压在这空闲 state 当 low Transmit 一个是积极的和遵守至 Transmit b 在这空闲 state 在这 transformer’s primary 50 X1 I 外部振荡器输入 51 GNDX2 O GROUNDX2 这个在应当正常情况下是连接至 ground 它是可能至使用一个结晶振荡器使用 X1 和 GNDX2 如果确实预防措施是 taken 联系国家的半导体为更多 information 56 SNISEL I 工厂测试 INPUT 为正常的运作系至 V CC  当低使能这 ENDEC 单元至是测试 independently 的这 SNIC module 60 RX b I RECEIVE INPUT 差别的 receive 输入一双从这 transceiver 61 RX 一个 62 CD b I COLLISION INPUT 差别的 collision 一双输入从这 transceiver 63 CD 一个 4

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