ds2148/q48
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管脚 描述 在 并行的 端口 模式
(sorted 用 管脚 名字,
ds2148t 管脚 numbering) 表格 4-2b
acronym 管脚 i/o 描述
A0
至
A4
11
至
7
I
地址 总线.
在 nonmultiplexed 总线 运作 (bis1 = 0, bis0 =
1), serves 作 这 地址 总线. 在 多路复用 总线 运作 (bis1 =
0, bis0 = 0), 这些 管脚 是 不 使用 和 应当 是 系 低.
ALE
(作)
4 i
地址 获得 使能 (地址 strobe).
当 使用 这 并行的
端口 (bis1 = 0) 在 多路复用 总线 模式 (bis0 = 0), serves 至
demultiplex 这 总线 在 一个 积极的-going 边缘. 在 nonmultiplexed 总线
模式 (bis0 = 1), 应当 是 系 低.
bis0/
BIS1
32/
33
I
总线 接口 选择 位 0 &放大; 1.
使用 至 选择 总线 接口 选项.
看 表格 4-1 为 详细信息.
bpclk 31O
后面的 平面 时钟.
一个 16.384mhz, 8.192mhz, 4.096mhz, 或者
2.048mhz 时钟 输出 那 是 关联 至 rclk 可选择的 通过
ccr5.7 和 ccr5.6. 在 硬件 模式, defaults 至 16.384mhz
输出.
cs* 1 i
碎片 选择.
必须 是 低 至 读 或者 write 至 这 设备. cs* 是 一个
起作用的 低 信号.
d0 / ad0
至
d7 / ad7
19
至
12
i/o
数据 总线/地址/数据 总线.
在 非-多路复用 总线 运作
(bis1 = 0, bis0 = 1), serves 作 这 数据 总线. 在 多路复用 总线
运作 (bis1 = 0, bis0 = 0), serves 作 一个 8-位 多路复用
地址/数据 总线.
hrst* 29 I
硬件 重置.
bringing hrst* 低 将 重置 这 ds2148
设置 所有 控制 位 至 它们的 default 状态 的 所有 zeros.
int* 23 o
中断 [int*] 管脚 23.
flags host 控制 在 情况
和 改变 的 情况 定义 在这 状态 寄存器. 起作用的 低,
打开 流 输出.
mclk 30I
主控 时钟.
一个 2.048mhz (±50ppm) 时钟 源 和 ttl
水平 是 应用 在 这个 管脚. 这个时钟 是 使用 内部 为 两个都
时钟/数据 恢复 和 为 jitter attenuation. 使用 的 一个 t1 1.544mhz
时钟 源 是 optional.
看 便条 1 在 时钟 精度 在 这 终止 的 这个 表格.
NA
- i
不 assigned.
应当 是 系 低.
pbeo 24 o
prbs 位 错误 输出.
这 接受者 将 constantly 搜索 为 一个
2
15
-1 或者 一个 2
20
-1 prbs 取决于 在 这 ets 位 设置 (ccr1.7).
仍然是 高 如果 输出 的 synchronization 和 这 prbs 模式. 变得
低 当 同步 至 这 prbs 模式. 任何 errors 在 这
received 模式 之后 synchronization 将 导致 一个 积极的 going
脉冲波 (和 一样 时期 作 e1或者 t1 时钟) 同步的 和
rclk. prbs 位 errors 能 也 是reported 至 这 ecr1 和 ecr2
寄存器 用 设置 ccr6.2 至 一个 逻辑 1.
pbts 44 i
并行的 总线 类型 选择.
当 使用 这 并行的 端口 (bis1 = 0),
设置 高 至 选择 motorola 总线 定时, 设置 低 至 选择 intel 总线
定时. 这个 管脚 控制 这 函数 的 这 rd*(ds*), ale(作),
和 wr*(r/w*) 管脚. 如果 pbts = 1 和 bis1 = 0, 然后 这些 管脚
假设 这 motorola 函数 列表在 parenthesis (). 在 串行 端口
模式, 这个 管脚 应当 是 系 低.
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