ds2148/q48
12 的 75
acronym 管脚 i/o 描述
RCLK
40 o
receive 时钟.
缓冲 recovered 时钟 从 这 线条.
同步的 至 mclk 在 absence 的 信号 在 rtip 和 rring.
RD*
(ds*)
2 i
读 输入 (数据 strobe).
rd* 和 ds* 是 起作用的 低 信号.
ds 起作用的 低 当 在 nonmultiplexed, motorola 模式. 看 这 总线
定时 图解 在 部分 12.
rcl/
LOTC
25 o
receive 运输车 丧失/丧失 的 transmit 时钟.
一个 输出 这个
将 toggle 高 在 一个 receive 运输车 丧失 (ccr2.7 = 0) 或者 将
toggle 高 如果 这 tclk 管脚 有 不 被 toggled 为 5
秒
2
秒
(ccr2.7 = 1). ccr2.7 defaults 至 逻辑 0 当 在 硬件 模式.
RNEG
39 o
receive 负的 数据.
updated 在 这 rising 边缘 (ccr2.0 = 0)
或者 这 下落 边缘 (ccr2.0 = 1) 的 rclk 和 这 双极 数据 输出
的 这 线条 接口. 设置 nrze (ccr1.6) 至 一个 一个 为 nrz
产品. 在 nrz 模式, 数据 将 是 输出 在 rpos 当 一个
received 错误 将 导致 一个 积极的-going 脉冲波 同步的 和
rclk 在 rneg. 看 部分 8.4 为 详细信息.
rpos 38 o
receive 积极的 数据.
updated 在 这 rising 边缘 (ccr2.0 = 0) 或者
这 下落 边缘 (ccr2.0 = 1) 的 rclk和 双极 数据 输出 的 这
线条 接口. 设置 nrze (ccr1.6) 至 一个 一个 为 nrz 产品. 在
nrz 模式, 数据 将 是 输出 在rpos 当 一个 received 错误 将
导致 一个 积极的-going 脉冲波 同步的 和 rclk 在 rneg. 看
部分 8.4 为 详细信息.
rtip/
RRING
27/
28
I
receive tip 和 环绕.
相似物 输入 为 时钟 恢复 电路系统.
这些 管脚 连接 通过 一个 1:1 transformer 至 这 线条. 看 部分 7
为 详细信息.
tclk 43 i
transmit 时钟.
一个 2.048mhz 或者 1.544mhz primary 时钟. 使用 至
时钟 数据 通过 这 transmit 一侧 formatter. 能 是 sourced
内部 用 mclk 或者 rclk. 看 一般 控制 寄存器 1 和
图示 3-3.
测试 26 i
3-状态 控制.
设置 高 至 3-状态 所有 输出 和 i/o 管脚
(包含 这 并行的 控制端口). 设置 低 为 正常的 运作.
有用的 在 板 水平的 测试.
tneg 42 i
transmit 负的 数据.
抽样 在 这 下落 边缘 (ccr2.1 =
0) 或者 这 rising 边缘 (ccr2.1 = 1) 的 tclk 为 数据 至 是
transmitted 输出 面向 这 线条.
tpos 41 i
transmit 积极的 数据.
抽样 在 这 下落 边缘 (ccr2.1 = 0)
或者 这 rising 边缘 (ccr2.1 = 1) 的tclk 为 数据 至 是 transmitted
输出 面向 这 线条.
ttip/
TRING
34/
37
O
transmit tip 和 环绕 [ttip &放大; tring].
相似物 线条 驱动器
输出. 这些 管脚 连接 通过 一个 step-向上 变压器 至 这 线条. 看
部分 7 为 详细信息.
V
DD
21/
36
-
积极的 供应.
5.0v ±5%
vsm 20 i
电压 供应 模式.
应当 是 系 高 为 5v 运作
V
SS
22/
35
-
信号 地面.
WR*
(r/w*)
3 i
写 输入 (读/写).
wr* 是 一个 起作用的 低 信号. 看 这
总线 定时 图解 在 部分 12.
: 点此下载
