ds2148/q48
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管脚 描述 在 串行 端口 模式
(sorted 用 管脚 名字, ds2148t
管脚 numbering) 表格 4-3b
acronym 管脚 i/o 描述
bis0/
BIS1
32/
33
I
总线 接口 选择 位 0 &放大; 1.
使用 至 选择 总线 接口 选项.
看 表格 4-1 为 详细信息.
bpclk 31O
后面的 平面 时钟.
一个 16.384mhz, 8.192mhz, 4.096mhz, 或者
2.048mhz 时钟 输出 那 是 referenced 至 rclk 可选择的 通过
ccr5.7 和 ccr5.6. 在 硬件 模式, defaults 至 16.384mhz
输出.
cs* 1 i
碎片 选择.
必须 是 低 至 读 或者 写 至 这 设备. cs* 是 一个
起作用的 低 信号.
hrst* 29 I
硬件 重置.
bringing hrst* 低 将 重置 这 ds2148
设置 所有 控制 位 至 它们的 default 状态 的 所有 zeros.
ICES
8 i
输入 时钟 边缘 选择.
选择 whether 这 串行 端口 数据 输入
(sdi) 是 抽样 在 rising (ices =0) 或者 下落 边缘 (ices = 1) 的
sclk.
int* 23 o
中断 [int*] 管脚 23.
flags host 控制 在 情况
和 改变 的 情况 定义 在 这 状态 寄存器. 起作用的 低,
打开 流 输出.
mclk 30I
主控 时钟.
一个 2.048mhz (±50ppm) 时钟 源 和 ttl
水平 是 应用 在 这个 管脚. 这个时钟 是 使用 内部 为 两个都
时钟/数据 恢复 和 为 jitter attenuation. 使用 的 一个 t1 1.544mhz
时钟 源 是 optional.
看 便条 1 在 时钟 精度 在 这 终止 的 这个 表格.
NA
- i
不 assigned.
应当 是 系 低.
oces 9 i
输出 时钟 边缘 选择.
选择 whether 这 串行 端口 数据
输出 (sdo) 是 有效的 在 这 rising (oces = 1) 或者 下落 边缘
(oces = 0) 的 sclk.
pbeo 24 o
prbs 位 错误 输出.
这 接受者 将 constantly 搜索 为 一个
2
15
-1 或者 一个 2
20
-1 prbs 取决于 在 这 ets 位 设置 (ccr1.7).
仍然是 高 如果 输出 的 synchronization 和 这 prbs 模式.
变得 低 当 同步 至 这 prbs 模式. 任何 errors 在 这
received 模式 之后 同步 将 导致 一个 积极的 going
脉冲波 (和 一样 时期 作 e1 或者 t1 时钟) 同步的 和
rclk. prbs 位 errors 能 也 是 reported 至 这 ecr1 和
ecr2 寄存器 用 设置 ccr6.2 至 一个 逻辑 1.
RCLK
40 o
receive 时钟.
缓冲 recovered 时钟 从 这 线条.
同步的 至 mclk 在 absence 的 信号 在 rtip 和 rring.
rcl/
LOTC
25 o
receive 运输车 丧失 / 丧失 的 transmit 时钟.
一个 输出 这个
将 toggle 高 在 一个 receive 运输车 丧失 (ccr2.7 = 0) 或者 将
toggle 高 如果 这 tclk 管脚 有 不 被 toggled 为 5
秒
2
秒 (ccr2.7 = 1). ccr2.7 defaults 至 逻辑 0 当 在 硬件
模式.
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