DS90C2501 管脚 描述
管脚 名字 管脚 非. i/o 类型 描述
DVO 接口
D0–D23 17, 16,
15, 14,
13, 12, 9,
8, 7, 6, 5,
4, 32, 31,
30, 29,
28, 27,
26, 25,
24, 23,
22, 21
i-lvttl/ 低
摆动 (看
V
REF
信号
描述
为 更多
信息
在 低
摆动)
DVO 端口 RGB 输入 数据
当 双 管脚 = 地 输入 D0–D11 correspond 至 LVDS 端口 a0–a3.
当 双 管脚 =
1
⁄
2
V
CC
, 1st pixel 从 D0–D11 corresponds 至 LVDS 端口
a0–a3, 2nd pixel 从 D0–D11 corresponds 至 LVDS 端口 a4–a7.
当 双 管脚 = V
CC
, 1st pixel 从 D0–D11 corresponds 至 LVDS 端口
a0–a3, 2nd pixel 从 D12–D23 corresponds 至 LVDS 端口 a4–a7.
便条:
端口 谈及 至 这 相应的 差别的 LVDS 管脚 pairs. 这 端口 一个 命名法 应当 不
是 confused 和 这 串行 接口 从动装置 地址 管脚 ao-a2.
DE 3 i-lvttl/ 低
摆动
显示 数据 使能. 当 高, 输入 pixel 数据 是 有效的 至 DS90C2501
当 r_fde 位 = 高 (default). 看 RFDE 寄存器 地方 为 更多
信息 .
HSYNC 2 i-lvttl/ 低
摆动
显示 Horizontal 同步 输入 控制 信号.
VSYNC 1 i-lvttl/ 低
摆动
显示 Vertical 同步 输入 控制 信号.
CLKINP 10 i-lvttl/ 低
摆动
差别的
“Positive” 差别的 pixel 时钟 输入. 一个 差别的 时钟 是 推荐 为
产品 65 MHz 或者 高等级的.
CLKINM 11 i-lvttl/ 低
摆动
差别的
“Minus” 差别的 pixel 时钟 输入. 一个 差别的 时钟 是 推荐 为
产品 65 MHz 或者 高等级的.
HOST 接口
RESETN
61 i-lvttl 2.5 起作用的 低 重置 信号. Asserting RESETN 将 重置 所有 内部的 逻辑 和
clear 这 Host 接口 寄存器.
S2CCLK 72 i-lvttl3v 这个 是 这 时钟 线条 为 这 二-线 串行 交流 接口. 正常情况下
一个 拉-向上 电阻 是 必需的 在 这 系统.
S2CDAT 71 i/o-lvttl3v 这个 是 这 数据 线条 为 二-线 串行 交流 接口. 一个 拉-向上
电阻 是 正常情况下 必需的 在 这 系统.
MSEN 98 o-lvttl 2.5 中断 信号. 这个 是 一个 打开 流 输出, 一个 拉-向上 电阻 是 必需的.
请 谈及 至 mdi, rsen, TSEL 和 MSEL 寄存器 地方 在 寄存器 地方
定义 为 更多 信息. 这个 信号 需要 支持 从 host
软件.
PD
99 i-lvttl 2.5 电源 向下 信号. 一个 逻辑 “0” 将 放置 这 设备 在 电源 向下 模式 每
表格 1
在下.
当 最大 电源 savings 是 desired, 这 PD 管脚 或者 软 电源 向下 位
(reg 08h 位 0) 应当 是 使用 至 电源 向下 这 ds90c2501.
LVDS 输出 的 这 设备 将 是 在 触发-状态.
范围调整 engine 将 是 powered 向下, 和 retain 所有 寄存器 值.
PLL 将 是 powered 向下.
所有 数据 输入 焊盘 将 是 powered 向下. V
REF
电路 是 powered 向下. 这
二-线 串行 交流 接口 仍然是 起作用的 和 所有 寄存器
内容 将 是 retained.
所有 GPIO 管脚 将 是 无能 (触发-状态 如果 编写程序 作 一个 输出).
enavdd, enabkl, pwm, VSTALL 和 HIRQ 管脚 仍然是 起作用的 和 能 是
accessed 通过 这 二-线 串行 交流 接口.
时钟
REFCLK1 18 i-lvttl3v 涉及 时钟, — 一个 3v, 14.318 MHz 时钟 是 必需的 为 内部的 控制
和 定时. 这个 时钟 必须 是 稳固的 当 这 DS90C2501 是 powered-向上.
DS90C2501
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