Resynchronization
(持续)
这 用户 能 choose 至 resynchronize 至 这 随机的 数据
stream 或者 至 强迫 快 同步 用 pulsing 这 seri-
alizer 同步 管脚. 自从 锁 时间 varies 预定的 至 数据 stream
特性, 我们 不能 possibly 预言 精确的 锁 时间.
这 primary constraint 在 这 ’random’ 锁 时间 是 这 最初的
阶段 relation 在 这 新当选的 数据 和 这 REFCLK
当 这 Deserializer powers 向上. 一个 有利因素 的 使用 这
同步 模式 至 强迫 同步 是 这 能力 为 用户
至 预言 这 延迟 为 PLL 至 regain 锁. 这个 scheme 是 left
向上 至 这 用户 discretion. 一个 推荐 是 至 提供
一个 反馈 循环 使用 这 锁 管脚 它自己 至 控制 这 同步
要求 的 这 serializer, 这个 是 这 同步 管脚.
如果 一个 明确的 模式 是 repetitive, 这 Deserializer’s PLL 将
不 锁 在 顺序 至 阻止 这 Deserializer 至 锁 至 这
数据 模式 相当 比 这 时钟. 我们 谈及 至 此类 模式
作 一个 repetitive multi-转变, rmt. 这个 occurs 当 更多
比 一个 低-高 转变 takes places 在 一个 时钟 循环
在 多样的 循环. 这个 occurs 当 任何 位, 除了 DIN
15, 是 使保持 在 一个 低 状态 和 这 调整 位 是 使保持 高,
creating 一个 0-1 转变. 这 内部的 电路系统 accomplishes
这个 用 detecting 更多 比 一个 潜在的 位置 为 时钟-
ing 位. 在之上 发现, 这 电路系统 将 阻止 这 锁
输出 从 becoming 起作用的 直到 这 RMT 模式 改变.
Once 这 RMT 模式 改变 和 这 内部的 电路系统
公认的 这 时钟 位 在 这 串行 数据 stream, 这 PLL 的
这 Deserializer 将 锁, 这个 将 驱动 这 锁 输出 至
低 和 这 输出 数据 ROUT 将 变为 有效的.
Powerdown
这 Powerdown 状态 是 一个 低 电源 睡眠 模式 那 这
Serializer 和 Deserializer 将 occupy 当 waiting 为 ini-
tialization. 你 能 也 使用 TPWDN* 和 RPWDN* 至 re-
duce 电源 当 那里 是 非 pending 数据 transfers. 这
Deserializer enters Powerdown 当 RPWDN* 是 驱动
低. 在 powerdown, 这 PLL stops 和 这 输出 go 在
触发-状态, 这个 减少 供应 电流 至 这 µA 范围.
至 bring 这 Deserializer 块 输出 的 这 Powerdown 状态,
这 系统 驱动 RPWDN* 高. 当 这 Deserializer
exits powerdown, 它 automatically enters 这 Initialization
状态. 这 系统 必须 然后 准许 时间 为 Initialization
在之前 数据 转移 能 begin.
这 TPWDN* 驱动 至 一个 低 情况 forces 这 Serializer
块 在 低 电源 消耗量 在哪里 这 供应 电流
是 在 这 µA 范围. 这 Serializer PLL stops 和 这 输出
变得 在 一个 触发-状态 情况.
至 bring 这 Serializer 块 输出 的 这 Powerdown 状态, 这
系统 驱动 TPWDN* 高. 当 这 Serializer exits pow-
erdown, 它的 PLL 必须 锁 这 TCLK 在之前 它 是 准备好 为 这
Initialization 状态. 这 系统 必须 然后 准许 时间 为
Initialization 在之前 数据 转移 能 begin.
触发-状态
当 这 系统 驱动 这 REN 管脚 低, 这 Deserializer
输出 enter 触发-状态. 这个 将 触发-状态 这 接受者
输出 管脚 (rout[0:15]) 和 rclk. 当 这 系统
驱动 REN 高, 这 Deserilaizer 将 返回 至 这 previous
状态 作 长 作 所有 其它 控制 管脚 仍然是 静态的 (rp-
wdn*).
当 这 系统 驱动 这 DEN 管脚 低, 这 Serializer
输出 enters 触发-状态. 这个 将 触发-状态 这 LVDS
输出. 当 这 系统 驱动 这 DEN 信号 高, 这
Serializer 输出 将 返回 至 这 previous 状态 作 长 作
所有 其它 控制 和 数据 输入 管脚 仍然是 在 这 一样
情况 作 当 这 DEN 是 驱动 低.
Loopback 测试 运作
这 DS92LV16 包含 二 Loopback 模式 为 测试 这
设备 符合实际 和 这 传递 线条 continuity. 作-
serting 这 线条 Loopback 控制 信号 connects 这 串行
数据 输入 (rin+/−) 至 这 串行 数据 输出 (do+/−) 和 至
这 并行的 数据 输出 (rout[0:15]). 这 串行 数据 变得
通过 deserializer 和 serializer blocks.
Asserting 这 Local Loopback 控制 信号 connects 这
并行的 数据 输入 (din[0:15]) 后面的 至 这 并行的 数据 输出-
放 (rout[0:15]). 这 连接 route 包含 所有 这
函数的 blocks 的 这 ser/des 一双. 这 串行 数据 输出-
放 (do+/−) 是 automatically 无能 在 这 Local 循环-
后面的 运行 模式.
应用 信息
使用 这 DS92LV16
这 DS92LV16 结合 一个 Serializer 和 一个 Deserializer 在
一个 单独的 碎片 那 发送 16 位 的 并行的 TTL 数据 在 一个
串行 总线 LVDS link 向上 至 1.28 gbps. Serialization 的 这
输入 数据 是 accomplished 使用 一个 onboard PLL 在 这
Serializer 这个 embeds 二 时钟 位 和 这 数据. 这
Deserializer 使用 一个 独立的 涉及 时钟 (refclk) 和
一个 onboard PLL 至 extract 这 时钟 信息 从 这
新当选的 数据 stream 和 deserialize 这 数据. 这 deseri-
alizer monitors 这 新当选的 时钟 信息 至 决定
锁 状态 和 将 表明 丧失 的 锁 用 raising 这 锁
输出.
电源 仔细考虑
所有 CMOS 设计 的 这 Serializer 和 Deserializer 制造
它们 本质上 低 电源 设备. additionally, 这 常量
电流 源 nature 的 这 LVDS 输出 降低 这
斜度 的 这 速 vs. I
CC
曲线 的 CMOS 设计.
Powering 向上 这 Deserializer
这 REFCLK 输入 能 是 运动 在之前 这 Deserializer 是
powered 向上 和 它 必须 是 运动 在 顺序 为 这 deseri-
alizer 至 锁 至 新当选的 数据. 这 Deserializer 输出 将
仍然是 在 触发-状态 直到 这 Deserializer 发现 数据
传递 在 它的 输入 和 locks 至 这 新当选的 stream.
噪音 余裕
这 Deserializer 噪音 余裕 是 这 数量 的 输入 jitter
(阶段 噪音) 那 这 Deserializer 能 tolerate 和 安静的
reliably receive 数据. 各种各样的 自然环境的 和 systematic
factors 包含:
serializer: TCLK jitter, V
CC
噪音 (噪音 带宽 和
输出-的-带宽 噪音)
媒介: isi, V
CM
噪音
deserializer: V
CC
噪音
为 典型 接受者 噪音 余裕, 请 看
图示 16
.
Recovering 从 锁 丧失
在 这 情况 在哪里 这 Serializer loses 锁 在 数据
传递 向上 至 5 循环 的 数据 那 是 先前
received 能 是 invalid. 这个 是 预定的 至 这 延迟 在 这 锁
发现 电路. 这 锁 发现 电路 需要 那 invalid
时钟 信息 是 received 2 时间 在 一个 行 至 表明
丧失 的 锁. 自从 时钟 信息 有 被 lost 它 是
可能 那 数据 是 也 lost 在 这些 循环. 当
这 Deserializer 锁 管脚 变得 低, 数据 从 在 least 这
previous 5 循环 应当 是 resent 在之上 regaining 锁.
DS92LV16
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