DS90CF386 MTD56 包装 管脚 描述—24-位 FPD Link 接受者
管脚 名字 i/o 非. 描述
RxIN+ I 4 积极的 LVDS differentiaI 数据 输入.
RxIN− I 4 负的 LVDS 差别的 数据 输入.
RxOUT O 28 TTL 水平的 数据 输出. 这个 包含: 8 red, 8 绿色, 8 蓝, 和 3 控制
线条 — fpline, fpframe, DRDY (也 涉及 至 作 hsync, vsync, 数据
使能).
RxCLK IN+ I 1 积极的 LVDS 差别的 时钟 输入.
RxCLK IN− I 1 负的 LVDS 差别的 时钟 输入.
RxCLK 输出 O 1 TTL Ievel 时钟 输出. 这 下落 边缘 acts 作 数据 strobe.
PWR 向下
I 1 TTL 水平的 输入. 当 asserted (低 输入) 这 接受者 输出 是 低.
V
CC
I 4 电源 供应 管脚 为 TTL 输出.
地 I 5 地面 管脚 为 TTL 输出.
PLL V
CC
I 1 电源 供应 为 pll.
PLL 地 I 2 地面 管脚 为 pll.
LVDS V
CC
I 1 电源 供应 管脚 为 LVDS 输入.
LVDS 地 I 3 地面 管脚 为 LVDS 输入.
DS90CF366 MTD48 包装 管脚 描述—18-位 FPD Link 接受者
管脚 名字 i/o 非. 描述
RxIN+ I 3 积极的 LVDS differentiaI 数据 输入.
RxIN− I 3 负的 LVDS 差别的 数据 输入.
RxOUT O 21 TTL 水平的 数据 输出. 这个 包含: 6 red, 6 绿色, 6 蓝, 和 3 控制 线条 — fpline,
fpframe, DRDY (也 涉及 至 作 hsync, vsync, 数据 使能).
RxCLK IN+ I 1 积极的 LVDS 差别的 时钟 输入.
RxCLK IN− I 1 负的 LVDS 差别的 时钟 输入.
RxCLK 输出 O 1 TTL Ievel 时钟 输出. 这 下落 边缘 acts 作 数据 strobe.
PWR 向下
I 1 TTL 水平的 输入. 当 asserted (低 输入) 这 接受者 输出 是 低.
V
CC
I 4 电源 供应 管脚 为 TTL 输出.
地 I 5 地面 管脚 为 TTL 输出.
PLL V
CC
I 1 电源 供应 为 pll.
PLL 地 I 2 地面 管脚 为 pll.
LVDS V
CC
I 1 电源 供应 管脚 为 LVDS 输入.
LVDS 地 I 3 地面 管脚 为 LVDS 输入.
DS90CF386 — 64 球 FBGA 包装 管脚 描述 —
FPD Link 接受者
管脚 名字 i/o 非. 描述
RxIN+ I 4 积极的 LVDS differentiaI 数据 输入.
RxIN− I 4 负的 LVDS 差别的 数据 输入.
RxOUT O 28 TTL 水平的 数据 输出. 这个 包含: 8 red, 8 绿色, 8 蓝, 和 4 控制 线条 — fpline,
fpframe, DRDY (也 涉及 至 作 hsync, vsync, 数据 使能).
RxCLK IN+ I 1 积极的 LVDS 差别的 时钟 输入.
RxCLK IN− I 1 负的 LVDS 差别的 时钟 输入.
FPSHIFT 输出 O 1 TTL Ievel 时钟 输出. 这 下落 边缘 acts 作 数据 strobe. 管脚 名字 RxCLK 输出.
PWR 向下
I 1 TTL 水平的 输入. 当 asserted (低 输入) 这 接受者 输出 是 低.
V
CC
I 4 电源 供应 管脚 为 TTL 输出.
地 I 5 地面 管脚 为 TTL 输出.
PLL V
CC
I 1 电源 供应 为 pll.
PLL 地 I 2 地面 管脚 为 pll.
LVDS V
CC
I 1 电源 供应 管脚 为 LVDS 输入.
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