scls404e −april 1998 − 修订 april 2005
5
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
典型 clear, preset, 计数, 和 inhibit sequence
这 下列的 sequence 是 illustrated 在下:
1. clear 输出 至 零 (异步的)
2. preset 至 二进制的 12
3. 计数 至 13, 14, 15, 0, 1, 和 2
4. Inhibit
一个
数据
输入
数据
输出
CLR
加载
B
C
D
CLK
ENP
ENT
RCO
Q
一个
Q
B
Q
C
Q
D
Async
Clear
同步
Clear
Preset
计数 Inhibit
12 13
14 15 0 1 2