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AT89C51CC03
4182i–can–06/05
外部 空间
记忆 接口
这 外部 记忆 接口 comprises 这 外部 总线 (端口 0 和 端口 2) 作 好 作
这 总线 控制 信号 (rd#, wr#, 和 ale).
图示 10 显示 这 结构 的 这 外部 地址 总线. p0 carries 地址 a7:0
当 p2 carries 地址 a15:8. 数据 d7:0 是 多路复用 和 a7:0 在 p0. 表格 5
describes 这 外部 memory 接口 信号.
图示 10.
外部 数据 记忆接口 结构
表格 5.
外部 数据 记忆接口 信号
外部 总线 循环
这个 部分 describes the 总线 循环 这 at89c51cc03 executes 至 读 (看
图示 11), 和 写 数据 (看 图示 12) 在 这 外部 数据 记忆.
外部 记忆 循环 takes 6 cpu 时钟 每iods. 这个 是 相等的 至 12 振荡器
时钟 时期 在 标准 模式或者 6 振荡器 时钟 时期 在x2 模式. 为 更远 infor-
mation 在 x2 模式.
慢 peripherals 能 是 accessed 用 stretching 这 读 和 写 循环. 这个 是 完毕
使用 这 m0 位 在 auxr 寄存器. 设置 这个 位 改变 这 宽度 的 这 rd# 和
wr# 信号 从 3 至 15 cpu 时钟 时期.
为 simplicity, 这 accompanying 计算数量 depict 这 总线 cycle 波形 在 idealized
表格 和 做 不 提供 准确的 定时 信息. 为 总线 循环 定时 参数
谈及 至 这 部分 “accharacteristics” 的 这 at89c51cc03 数据手册.
信号
名字 类型 描述
Alternative
函数
a15:8 O
地址 线条
upper 地址 线条 为 这 外部 总线.
p2.7:0
ad7:0 i/o
地址/数据 线条
多路复用 更小的 地址 线条 和 数据 为 这 外部
记忆.
p0.7:0
ALE O
地址 获得 使能
ale 信号 indicates 那 有效的 地址 信息 是 有
在 线条 ad7:0.
-
RD# O
读
读 信号 输出 至 外部 数据 记忆.
p3.7
WR# O
写
写 信号 输出 至 外部 记忆.
p3.6
内存
附带的
AT89C51CC03
P2
P0
ad7:0
a15:8
a7:0
a15:8
d7:0
a7:0
ALE
WR
OERD#
WR#
获得
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