max9311/max9313
1:10 差别的 lvpecl/lvecl/hstl
时钟 和 数据 驱动器
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详细地 描述
这 max9311/max9313 是 低 skew, 1-至-10 differen-
tial 驱动器 设计 为 时钟 和 数据 分发.
一个 2:1 mux 选择 在 这 二 差别的 输入,
clk0,
CLK0
和 clk1,
CLK1
. 这 2:1 mux 是 切换
用 这 单独的-结束 clksel 输入. 一个 逻辑 低 选择
这 clk0,
CLK0
输入. 一个 逻辑 高 选择 这 clk1,
CLK1
输入. 这 逻辑 门槛 为 clksel 是 设置 用 一个
内部的 v
BB
电压 涉及. 这 clksel 输入 能
是 驱动 至 v
CC
和 v
EE
或者 用 一个 单独的-结束 lvpecl/
lvecl 信号. 这 选择 输入 是 reproduced 在 10
差别的 输出.
为 接合 至 差别的 hstl 和 lvpecl 信号,
这些 设备 运作 在 一个 +2.25v 至 +3.8v 供应
范围, 准许 高-效能 时钟 或者 数据 distribu-
tion 在 系统 和 一个 名义上的 +2.5v 或者 +3.3v 供应.
为 差别的 lvecl 运作, 这些 设备 运作
从 一个 -2.25v 至 -3.8v 供应.
这 差别的 输入 能 是 配置 至 接受 sin-
gle-结束 输入 当 运行 在 大概 v
CC
-
V
EE
= +3.0v 至 +3.8v 为 这 max9311 或者 v
CC
- v
EE
=
+2.7v 至 +3.8v 为 这 max9313. 这个 是 accomplished
用 连接 这 在-碎片 涉及 电压, v
BB
, 至 一个
输入 作 一个 涉及. 为 例子, 这 差别的 clk0,
CLK0
输入 是 转变 至 一个 同相, 单独的-结束
输入 用 连接 v
BB
至
CLK0
和 连接 这
单独的-结束 输入 至 clk0. similarly, 一个 反相的 输入
是 得到 用 连接 v
BB
至 clk0 和 连接
这 单独的-结束 输入 至
CLK0
. 和 一个 差别的 输入
配置 作 单独的-结束 (使用 v
BB
), 这 单独的-
结束 输入 能 是 驱动 至 v
CC
和 v
EE
或者 和 一个 sin-
gle-结束 lvpecl/lvecl 信号.
当 一个 差别的 输入 是 配置 作 一个 单独的-结束
输入 (使用 v
BB
), 这 近似的 供应 范围 是 v
CC
-
V
EE
= +3.0v 至 +3.8v 为 这 max9311 和 v
CC
- v
EE
=
+2.7v 至 +3.8v 为 这 max9313. 这个 是 因为 一个 的
这 输入 必须 是 v
EE
+ 1.2v 或者 高等级的 为 恰当的 oper-
ation 的 这 输入 平台. v
BB
必须 是 在 least v
EE
+ 1.2v
因为 它 变为 这 高-水平的 输入 当 这 其它
(单独的-结束) 输入 swings 在下 它. 因此, 迷你-
mum v
BB
= v
EE
+ 1.2v.
这 最小 v
BB
输出 为 这 max9311 是 v
CC
-
1.525v 和 这 最小 v
BB
输出 为 这 max9313 是
V
CC
- 1.38v. substituting 这 最小 v
BB
输出 为
各自 设备 在 v
BB
= v
EE
+ 1.2v 结果 在 一个 最小
供应 的 2.725v 为 这 max9311 和 2.58v 为 这
max9313. rounding 向上 至 标准 供应 给 这
单独的-结束 运行 供应 范围 的 v
CC
- v
EE
=
3.0v 至 3.8v 为 这 max9311 和 v
CC
- v
EE
= 2.7v 至
3.8v 为 这 max9313.
当 使用 这 v
BB
涉及 输出, 绕过 它 和 一个
0.01µf 陶瓷的 电容 至 v
CC
. 如果 这 v
BB
涉及 是
不 使用, 它 能 是 left 打开. 这 v
BB
涉及 能
源 或者 下沉 0.5ma, 这个 是 sufficient 至 驱动 二
输入. 使用 v
BB
仅有的 为 输入 那 是 在 这 一样
设备 作 这 v
BB
涉及.
这 最大 巨大 的 这 差别的 输入 从
clk_ 至
clk_
是 3.0v 或者 v
CC
- v
EE
, whichever 是 较少.
这个 限制 也 应用 至 这 区别 在 任何 ref-
erence 电压 输入 和 一个 单独的-结束 输入.
这 差别的 输入 有 偏差 电阻器 那 驱动 这
输出 至 一个 差别的 低 当 这 输入 是 打开.
这 反相的 输入 (
CLK0
和
CLK1
) 是 片面的 和 一个
75k
Ω
pullup 至 v
CC
和 一个 75k
Ω
pulldown 至 v
EE
. 这
同相 输入 (clk0 和 clk1) 是 片面的 和 一个
75k
Ω
pulldown 至 v
EE
. 这 单独的-结束 clksel 输入
做 不 有 一个 偏差 电阻. 如果 不 驱动, 拉 clksel
向上 或者 向下 和 一个 1khz 电阻 (看
管脚 描述
).
规格 为 这 高 和 低 电压 的 一个 differen-
tial 输入 (v
IHD
和 v
ILD
) 和 这 差别的 输入 volt-
age (v
IHD
- v
ILD
) 应用 同时发生地 (v
ILD
不能 是
高等级的 比 v
IHD
).
输出 水平 是 关联 至 v
CC
和 是 考虑
lvpecl 或者 lvecl, 取决于 在 这 水平的 的 这 v
CC
供应. 和 v
CC
连接 至 一个 积极的 供应 和
V
EE
连接 至 地, 这 输出 是 lvpecl. 这
输出 是 lvecl 当 v
CC
是 连接 至 地 和
V
EE
是 连接 至 一个 负的 供应.
一个 单独的-结束 输入 的 在 least v
BB
±95mv 或者 一个 differen-
tial 输入 的 在 least 95mv switches 这 输出 至 这
V
OH
和 v
OL
水平 指定 在 这
直流 电的
特性
表格.
产品 信息
供应 bypassing
绕过 v
CC
至 v
EE
和 高-频率 表面-挂载
陶瓷的 0.1µf 和 0.01µf 电容 在 并行的 作 关闭
至 这 设备 作 可能, 和 这 0.01µf 值 capaci-
tor closest 至 这 设备. 使用 多样的 并行的 vias 为
低 电感. 当 使用 这 v
BB
涉及 输出,
绕过 它 和 一个 0.01µf 陶瓷的 电容 至 v
CC
(如果 这
V
BB
涉及 是 不 使用, 它 能 是 left 打开).
查出
输入 和 输出 查出 特性 影响 这 perfor-
mance 的 这 max9311/max9313. 连接 各自 信号
的 一个 差别的 输入 或者 输出 至 一个 50
Ω
典型的
阻抗 查出. 降低 这 号码 的 vias 至 阻止
阻抗 discontinuities. 减少 reflections 用 主要的-
taining 这 50
Ω
典型的 阻抗 通过 con-
nectors 和 横过 cables. 减少 skew 在里面 一个
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