adsp-bf531/adsp-bf532/adsp-bf533
rev. 0 | 页 21 的 56 | march 2004
定时 规格
表格 10通过表格 14describe 这 定时 (所需的)东西 为
这 adsp-bf531/2/3 处理器 clocks. 引领 小心 在 selecting
msel, ssel, 和 csel ratios 所以作 不 至 超过 这 最大
核心 时钟 和 系统 时钟 作 描述 在绝对 最大
比率 在 页 20, 和 这 电压 控制 振荡器
(vco) 运行 发生率 描述 在表格 13.表格 13
describes 阶段-锁 循环 运行 情况.
表格 10. 核心 和 系统 clock requirements—adsp-bf533skbc600
参数 最小值 最大值 单位
t
CCLK
核心 循环 时期 (V
DDINT
=1.2 v–5%) 1.67 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.1 v–5%) 2.10 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.0 v–5%) 2.35 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.9 v–5%) 2.66 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.8 v) 4.00 ns
t
SCLK
系统 时钟 时期 最大 的 7.5 或者 t
CCLK
ns
表格 11. 核心 和 系统 时钟 requirements—adsp-bf533sbbc500 和 adsp-bf533sbbz500
参数 最小值 最大值 单位
t
CCLK
核心 循环 时期 (V
DDINT
=1.2 v–5%) 2.0 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.1 v–5%) 2.25 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.0 v–5%) 2.50 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.9 v–5%) 3.00 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.8 v) 4.00 ns
t
SCLK
系统 时钟 时期 最大 的 7.5 或者 t
CCLK
ns
表格 12. 核心 和 系统 时钟 requirements—adsp-bf532/531所有 包装 类型
参数 最小值 最大值 单位
t
CCLK
核心 循环 时期 (V
DDINT
=1.2 v–5%) 2.5 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.1 v–5%) 2.75 ns
t
CCLK
核心 循环 时期 (V
DDINT
=1.0 v–5%) 3.00 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.9 v–5%) 3.25 ns
t
CCLK
核心 循环 时期 (V
DDINT
=0.8 v) 4.0 ns
t
SCLK
系统 时钟 时期 最大 的 7.5 或者 t
CCLK
ns
表格 13. 阶段-锁 循环运行 情况
参数 最小值 最大值 单位
f
VCO
电压 控制 振荡器 (vco) 频率 50 最大值 cclk MHz
表格 14. 最大 sclk 情况
参数 情况 V
DDEXT
= 3.3 v V
DDEXT
= 2.5 v 单位
MBGA
f
SCLK
V
DDINT
>=
1.14 v 133 133 MHz
f
SCLK
V
DDINT
<
1.14 v 100 100 MHz
LQFP
f
SCLK
V
DDINT
>=
1.14 v 133 133
1
MHz
f
SCLK
V
DDINT
<
1.14 v 83 83
1
MHz
1
设置 位 7 (输出 延迟) 的 pll_ctl 寄存器.
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