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资料编号:315036
 
资料名称:ADSP-BF561SBB500
 
文件大小: 508.62K
   
说明
 
介绍:
Blackfin Embedded Symmetric Multi-Processor
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
adsp-bf561初步的 技术的 数据
rev. prc | 页 13 的 52 | april 2004
时钟 信号
这 adsp-bf561 能 是 clocked 用一个 外部 结晶, 一个 sine
波 输入, 或者 一个 缓冲, shaped 时钟 获得 从 一个 外部
时钟 振荡器.
如果 一个 外部 时钟 是 使用, 它 应当 是 一个 ttl 兼容 信号
和 必须 不 是 halted, changed,或者 运作 在下 这 speci-
fied 频率 在 正常的 运作. 这个 信号 是
连接 至 这 处理器’s clkin 管脚. 当 一个 外部
时钟 是 使用, 这 xtal 管脚 必须 是
left
unconnected.
alternatively, 因为 这 adsp-bf561 包含 一个 在-碎片
振荡器 电路, 一个 外部结晶 将 是 使用. 这 结晶
应当 是 连接 横过 这 clkin 和 xtal 管脚, 和
二 电容 连接 作 显示 在图示 5
电容 值 是 依赖 在 结晶 类型 和 应当 是
指定 用 这 结晶 manufacturer. 一个 并行的-resonant, fun-
damental 频率, 微处理器-等级 结晶 应当 是
使用.
作 显示 在图示 6, 这 核心 时钟 (cclk) 和 系统
附带的 时钟 (sclk) 是获得 从 这 输入 时钟
(clkin) 信号. 一个 在-碎片 pll 是 有能力 的 乘以 这
clkin 信号 用 一个 用户 programm能 1x 至 63x multiplication
因素. 这 default 乘法器 是 10x, 但是 它 能 是 修改 用 一个
软件 操作指南 sequence.在-这-fly 频率 改变
能 是 effected 用 simply writing 至 这 pll_div 寄存器.
所有 在-碎片 peripherals 是 clocked 用 这 系统 时钟 (sclk).
这 系统 时钟 频率 是可编程序的 用 意思 的 这
ssel3–0 位 的 这 pll_div register. 这 值 编写程序
在 这 ssel 地方 定义 一个 分隔 比率 在 这 pll 输出
(vco) 和 这 系统 时钟. sclk分隔物 值 是 1 通过
15.表格 5illustrates 典型 系统 时钟 ratios:
这 最大 频率 的 这 系统 时钟 是 f
SCLK
. 便条 那
这 divisor 比率 必须 是 选择至 限制 这 系统 时钟 fre-
quency 至 它的 最大 的 f
SCLK
. 这 ssel 值 能 是 changed
dynamically 没有 任何 pll lock latencies 用 writing 这
适合的 值 至 这 pll divisor 寄存器 (pll_div).
这 核心 时钟 (cclk) frequency 能 也 是 dynamically
changed 用 意思 的 这 csel[1–0] 位 的 这 pll_div regis-
ter. supported cclk 分隔物 ratios是 1, 2, 4, 和 8, 作 显示
表格 6. 这个 可编程序的 核心 clock 能力 是 有用的 为
快 核心 频率 修改.
booting 模式
这 adsp-bf561 有 三mechanisms (列表 在表格 7) 为
automatically 加载 内部的 l1 操作指南 记忆 之后 一个
重置. 一个 fourth 模式 是 提供至 execute 从 外部 mem-
ory, bypassing 这 激励 sequence.
图示 5. 外部结晶 连接
图示 6. 频率 modification 方法
CLKIN
CLKOUTXTAL
PLL
1
×
-63
×
×
1:15
×
1, 2, 4, 8
VCO
SCLK
CCLK
SCLK
133 MHZ
CLKIN
“FINE” 调整
REQUI RE S PLL SEQ UENCING
“COARSE” 调整
在-这-fly
CCLK
SCLK
表格 5. 例子 系统 时钟 ratios
信号 名字
SSEL[3–0]
分隔物 比率
vco/sclk
例子 频率 ratios
(mhz)
VCO SCLK
0001 1:1 100 100
0110 6:1 300 50
1010 10:1 500 50
表格 6. 核心 时钟 ratios
信号 名字
CSEL[1–0]
分隔物 比率
vco/cclk
例子 频率 ratios
VCO CCLK
00 1:1 500 500
01 2:1 500 250
10 4:1 200 50
11 8:1 200 25
表格 7. booting 模式
BMODE10 描述
00 execute 从 16-位 外部 记忆 (绕过
激励 只读存储器)
01 激励 从 8/16-位 flash
10 保留
11 激励 从 spi 串行 只读存储器 (16-位 地址
范围)
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