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s29cd016_00_a4 十一月 5, 2004
进步 信息
ce# 控制 在 直线的 模式
这 ce# (碎片 使能) 管脚 使能 这 设备 在 读 模式 行动. ce#
必须 满足 这 必需的 burst 读 建制 时间 为 burst 循环 initiation. 如果 ce#
是 带去 至 v
IH
在 任何 时间 在 这 burst 直线的 或者 burst 循环, 这 设备 im-
mediately exits 这 burst sequence 和 floats 这 dq 总线 和 ind/wait# 信号.
重新开始 一个 burst 循环 是 accomplished 用 带去 ce# 和 adv# 至 v
IL
.
adv# 控制 在 直线的 模式
这 adv# (地址 有效的) 管脚 是 使用 至 initiate 一个 直线的 burst 循环 在 这 时钟
边缘 当 ce# 和 adv# 是 在 v
IL
和 这 设备 是 配置 为 也 直线的
burst 模式 运作. 一个 burst 进入 是initiated 和 这 地址 是 latched 在
这 第一 rising clk 边缘 当 adv# 是 起作用的 或者 在之上 一个 rising adv# 边缘, 这个-
总是 occurs 第一. 如果 这 adv# 信号 是 带去 至 v
IL
较早的 至 这 终止 的 一个 直线的
burst sequence, 这 previous 地址 是discarded 和 subsequent burst transfers
是 invalid 直到 adv# transitions 至 v
IH
在之前 一个 时钟 边缘, 这个 initiates 一个 新
burst sequence.
reset# 控制 在 直线的 模式
这 reset# 管脚 立即 halts 这直线的 burst 进入 当 带去 至 v
IL
. 这
dq 数据 总线 和 ind/wait# 信号 float.additionally, 这 配置 寄存器
内容 是 重置 后面的 至 这 default 情况 在哪里 这 设备 是 放置 在
异步的 进入 模式.
oe# 控制 在 直线的 模式
这 oe# (输出 使能) 管脚 是 使用 至 使能 这 直线的 burst 数据 在 这 dq
数据 总线 和 这 ind/wait# 管脚. de-asserting 这 oe# 管脚 至 v
IH
在 一个 burst
运作 floats 这 数据 总线 和 这 ind/wait# 管脚. 不管怎样, 这 设备 con-
tinues 至 运作 内部 作 如果 这 burst sequence 持续 直到 这 直线的
burst 是 完全. 这 oe# 管脚 做 不 halt 这 burst sequence, 这个 是 accom-
plished 用 也 带去 ce# 至 v
IH
或者 re-issuing 一个 新 adv# 脉冲波. 这 dq 总线
和 ind/wait# 信号 仍然是 在 这 float 状态 直到 oe# 是 带去 至 v
IL
.
ind/wait# 运作 在 直线的 模式
这 ind/wait#, 或者 终止 的 burst 指示信号 信号 (当 在 直线的 模式), informs
这 系统 那 这 last 地址 的 一个 burst sequence 是 在 这 dq 数据 总线. 为
例子, 和 一个 2-翻倍-文字 直线的 burst, 这 ind/wait# 信号 transitions ac-
tive 在 这 第二 进入. 如果 这 一样scenario 是 使用, 这 ind/wait# 信号
有 这 一样 延迟 和 建制 定时 作这 dq 管脚. 也, 这 ind/wait# 信号
是 控制 用 这 oe# 信号. 如果 oe# 是 在 v
IH
, 这 ind/wait# 信号 floats 和
是 不 驱动. 如果 oe# 是 在 v
IL
, 这 ind/wait# 信号 是 驱动 在 v
IH
直到 它 tran-
sitions 至 v
IL
表明 这 终止 的 burst sequence. 这 ind/wait# 信号 定时
和 持续时间 是 (看“configuration register” 在 页 24为 更多 信息).
Table7lists 这 有效的 结合体 的 这 配置 寄存器 位 那 impact
这 ind/wait# 定时.
Ta bl e 7 . 有效的 配置 寄存器 位 定义 为 ind/wait#
DOC WC CC 定义
0 0 1 ind/wait# = vil 为 1-clk 循环, 起作用的 在 last 转移, 驱动 在 rising cld 边缘
0 1 1 ind/wait# = vil 为 1-clk 循环, 起作用的 在 第二 至 last 转移, 驱动 在 rising clk 边缘
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