sprs079e – october 1998 – 修订 8月 2000
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邮递 办公室 盒 1443
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houston, 德州 77251–1443
时钟 发生器 (持续)
这 涉及 时钟 输入 是 然后 分隔 用 二 (div 模式) 至 发生 clocks 为 这 ’5402 设备, 或者 这 pll
电路 能 是 使用 (pll 模式) 至 发生 这 设备 时钟 用 乘以 这 涉及 时钟 频率 用
一个 规模 因素, 准许 使用 的 一个 时钟 源 和 一个 更小的 频率 比 那 的 这 cpu.这 pll 是 一个 adaptive
电路 那, once 同步, locks 面向 和 轨道 一个 输入 时钟 信号.
当 这 pll 是 initially started, 它 enters 一个 transitional 模式 在 这个 这 pll acquires 锁 和 这 输入
信号. once 这 pll 是 锁, 它 持续 至 追踪 和 维持 同步 和 这 输入 信号. 然后,
其它内部的 时钟 电路系统 准许 这 综合 的 新 时钟 发生率 为 使用 作 主控 时钟 为 这 ’5402
设备.
这个 时钟 发生器 准许 系统 designers 至 选择 这 时钟 源. 这 来源 那 驱动 这 时钟
发生器 是:
一个 结晶 共振器 电路. 这 结晶 共振器 电路 是 连接 横过 这 x1 和 x2/clkin 管脚 的
这 ’5402 至 使能 这 内部的 振荡器.
一个 外部 时钟. 这 外部 时钟 源 是 直接地 连接 至 这 x2/clkin 管脚, 和 x1 是 left
unconnected.
便条:
所有 revisions 的 这 ’5402 能 是 运作 和 一个 外部 时钟 源, 提供 那 这 恰当的 电压
水平 是驱动 在 这 x2/clkin 管脚. 它 应当 是 指出 那 这 x2/clkin 管脚 是 关联 至 这 设备 1.8v
电源 供应 (cvdd), 相当 比 这 3v i/o 供应 (dvdd). 谈及 至 这 推荐 运行 情况
部分 的 这个 文档 为 这 容许的 电压 水平 的 这 x2/clkin 管脚.
这 软件-可编程序的 pll 特性 一个 高 水平的 的 flexibility, 和 包含 一个 时钟 scaler 那 提供
各种各样的 时钟 乘法器 ratios, 能力 至 直接地 使能 和 使不能运转 这 pll, 和 一个 pll 锁 计时器 那 能
是 使用 至 延迟 切换 至 pll clocking 模式 的 这 设备 直到 锁 是 达到.设备 那 有 一个 建造-在
软件-可编程序的 pll 能 是 配置 在 一个 的 二 时钟 模式:
pll 模式. 这 输入 时钟 (x2/clkin) 是 multiplied 用 1 的 31 可能 ratios. 这些 ratios 是 达到
使用 这 pll 电路系统.
div (分隔物) 模式. 这 输入 时钟 是 分隔 用 2 或者 4. 便条 那 当 div 模式 是 使用, 这 pll 能 是
完全地 无能 在 顺序 至 降低 电源 消耗.
这 软件-可编程序的 pll 是 控制 使用 这 16-位 记忆-编排 (地址 0058h) 时钟 模式
寄存器(clkmd). 这 clkmd 寄存器 是 使用 至 定义 这 配置 的 这 pll 时钟 单元. 在之上 重置,
这 clkmd 寄存器 是 initialized 和 一个 predetermined 值 依赖 仅有的 在之上 这 状态 的 这 clkmd1 –
clkmd3 管脚 作 显示 在 表格 5.
表格 5. 时钟 模式 settings 在 重置
CLKMD1 CLKMD2 CLKMD3
CLKMD
重置 值
时钟 模式CLKMD1 CLKMD2 CLKMD3
重置 值
时钟模式
0 0 0 E007h pll x 15
0 0 1 9007h pll x 10
0 1 0 4007h pll x 5
1 0 0 1007h pll x 2
1 1 0 F007h pll x 1
1 1 1 0000h 1/2 (pll 无能)
1 0 1 F000h 1/4 (pll 无能)
0 1 1 — 保留 (绕过 模式)
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