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genesis 微芯 confidential ***
gm5110/20 初步的 数据 薄板
六月 2002 c5110-dat-01c
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5. 显示 时钟 (dclk) synthesized 用 destination dds (ddds) pll 使用 ip_clk 作
这 涉及. 这 ddds 内部的数字的 逻辑 是 驱动 用 rclk.
6. half 涉及 时钟 (rclk/2) 是 the rclk (看 2, 在之上) 分隔 用 2. 使用 作
ocm_clk domain 驱动器.
7. quarter 涉及 时钟 (rclk/4) 是 the rclk (看 2, 在之上) 分隔 用 4. 使用 作
alternative 时钟 (faster th一个 tclk) 至 驱动 ifm.
8. 模数转换器 输出 时钟 (sense_aclk) 是 一个 延迟-调整 模数转换器 抽样 时钟, aclk.
aclk 是 获得 从 sclk.
RCLK
PLL
SDDS
DDDS
/2
/4
SCLK
DCLK
rclk/2
rclk/4
HSYNC
ip_clk
TCLK
dvi rx
RC+
rc-
dvi_clk
图示 8. 内部 synthesized clocks
这 在-碎片 时钟 domains 是 选择 从 这 synthesized clocks作 显示 在 图示 9
在下. 这些 包含:
1. 输入 domain 时钟 (ip_clk). 最大值 = 165mhz
2. host 接口 和 在-碎片 微控制器 时钟 (ocm_clk). 最大值 = 100mhz
3. 过滤 和 显示 pixel 时钟 (dp_clk). 最大值 = 135mhz
4. 源 定时 度量 domain时钟 (ifm_clk). 最大值 = 50mhz
5. 模数转换器 domain 时钟 (aclk). 最大值 = 165mhz.
这 时钟 选择 为 各自 domain 作 显示 在这 图示 在下 是 控制 使用 这
时钟_config registers (index 0x03 和 0x04).