15
位置 数据 获得
这 位置 数据 获得 是 一个 32-
位 获得 这个 俘获 这
位置 计数器 输出 数据 在
各自 rising 时钟 边缘, 除了
当 它的 输入 是 无能 用
这 inhibit 逻辑 部分 在
四- 字节 读 行动. 这
输出 数据 是 passed 至 这 总线
接口 部分. 当 起作用的, 一个
信号 从 这 inhibit 逻辑
部分 阻止 新 数据 从
正在 captured 用 这 获得,
keeping 这 数据 稳固的 当
successive 读 是 制造
通过 这 总线 部分. 这
获得 是 automatically re- 使能
在 这 终止 的 这些 读. 这
获得 是 cleared 至 0
asynchronously 用 这 rst
信号.
inhibit 逻辑
这 inhibit 逻辑 部分
样本 这 oe, sel1 和 sel2
信号 在 这 下落 边缘 的
这 时钟 和, 在 回馈 至
确实 情况 (看 图示
15), inhibits 这 位置 数据
获得. 这 rst 信号
asynchronously clears 这
inhibit 逻辑, enabling 这 获得.
总线 接口
这 总线 接口 部分
组成 的 一个 32 至 8 线条
多路调制器 和 一个 8- 位, 三-
状态 输出 缓存区. 这
多路调制器 准许 独立
进入 至 这 低 和 高 字节
的 这 位置 数据 获得. 这
sel1, sel2 和 oe 信号
决定 这个 字节 是 输出
和 whether 或者 不 这 输出
总线 是 在 这 高- z 状态. 在
这 hctl- 20xx- xx, 这 数据
获得 是 32 位 宽.
quadrature 解码器 输出
(hctl-2032 / 2032-sc 仅有的)
这 quadrature 解码器 输出
部分 组成 的 计数 和
向上/向下 输出 获得 从
这 4x/2x/1x 解码器 模式 的
这 hctl- 2032 / 2032- sc.
当 这 解码器 有 发现
一个 计数, 一个 脉冲波, 一个- half 时钟
循环 长, 将 是 输出 在 这
CNT
DCDR
管脚. 这个 输出 将
出现 在 这 时钟 循环 在
这个 这 内部的 计数器 是
updated. 这 u/d 管脚 将 是
设置 至 这 恰当的 电压 水平的
一个 时钟 循环 在之前 这 rising
边缘 的 这 cnt
DCDR
脉冲波, 和
使保持 一个 时钟 循环 之后 这
rising 边缘 的 这 cnt
DCDR
脉冲波. 这些 输出 是 不
影响 用 这 inhibit 逻辑.
cascade 输出
(hctl-2032 / 2032-sc 仅有的)
这 cascade 输出 也 组成
的 计数 和 向上/向下 输出.
当 这 hctl- 2032 / 2032- SC
内部的 计数器 overflows 或者
underflows, 一个 脉冲波, 一个- half
时钟 循环 长, 将 是 输出
在 这 cnt
CAS
管脚. 这个 输出
将 出现 在 这 时钟 循环
在 这个 这 内部的 计数器 是
updated. 这 u/d 管脚 将 是
设置 至 这 恰当的 电压 水平的
一个 时钟 循环 在之前 这 rising
边缘 的 这 cnt
CAS
脉冲波, 和
使保持 一个 时钟 循环 之后 这
rising 边缘 的 这 cnt
CAS
脉冲波.
这些 输出 是 不 影响
用 这 inhibit 逻辑.
图示 15. 四 字节 读 sequence
步伐 SEL1 SEL2 OE CLK inhibit 信号 Action
1 L H L 1 设置 inhibit; 读 msb
2 H H L 1 读 2
nd
字节
3 L L L 1 读 3
rd
字节
4 H L L 1 读 lsb
5 X X H 0 完成 inhibit 逻辑 重置
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