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的 这 refclk. 用 调整 这
阶段 的 这 数据 文字 相当
比 refclk, 这 最优的 建制
时间 是 达到 为 这 输入
latches 的 这 碎片 接合 至
这 rx.
作 这 相关的 阶段 在 这
HSIN
±
输入 和 这 refclk
逐渐变化 慢速地 在 时间 预定的 至 envi-
ronmental 变化, 这 通过
系统 是 能 至 absorb 这个 至
一些 程度, 和 是 能 至 重置
和 re-优化 这 抽样
当 这 余裕 是 超过.
延迟 块
这 并行的 延迟 块 有 一个
可调整的 延迟 范围 的 20% 至
80% 的 这 数据 文字. 它的 延迟
是 控制 用 这 同步 逻辑
块. 这个 延迟 块 是 使用
为 所有 的 这 数据 位, 标记 位,
作 好 作 这 状态 位.
输出 获得 块
这个 块 是 一个 bank 的 积极的
边缘 triggered d-flip/flops. 这
时钟 是 选择 用 这 同步
逻辑 块 至 是 也 这 re-
covered 时钟 rxclk1 当 这
通过 系统 是 无能, 或者 这
refclk 当 这 通过 系统
是 使能 (passenb=1).
同步 逻辑 块
这 同步 逻辑 块’s func-
tion 是 至 对比 这 阶段 的
这 recovered 数据 至 refclk, 至
设置 这 状态 的 这 延迟 块,
至 发现 当 这 延迟 范围
有 被 超过, 和 至 re-
覆盖 和 一个 新 延迟 设置.
它 是 也 设计 至 支持 一个
主控/从动装置 配置 在 一个
multi-频道 环境.
当 rxready 变得 高, 这
最优的 延迟 选择 是 deter-
mined 在 这 变换 输出
shfout:
shfout = 0 延迟 retract
shfout = 1 延迟 扩展
这 真实的 设置 的 这 延迟
块 是 决定 和 这 变换
输入 shfin.
当 这 阶段 的 这 refclk
drifts 至 在里面 10% 的 这 文字
boundary, 这 rxdslip 输出
是 设置 高, 和 一个 新 选择 的
shfout 是 选择. 这 变换 re-
quest 输出 sqrout 是 设置 高
当 一个 rxdslip 情况 是
发现, 或者 如果 这 变换 要求
输入 srqin 变得 高.
图示 4.2. 单独的 频道 配置 和 通过 使能 (passenb=1).
recovered 数据 words 和 rxclk0/1 是 同步的 和 refclk.
HSOUT± HSIN±
RxTx
TXCLK
REFCLK
REFCLKSRQOUT
NC
SRQIN
SHFIN
SHFOUT
rxclk0/1
rx[0-15]data 16 位 tx[0-15]
PASSENB
+V
CC
单独的 频道 配置
在 一个 单独的 频道 配置,
shfin 是 simply 系 至 shfout
作 显示 在 图示 4.2. 这 daisy
chaining 信号 srqin 是 设置 低
(grounded) 和 srqout 是 left
unconnected.
之后 rxready 变得 高, 这
延迟 块 能 absorb 一个 阶段
变化 在 这 串行 输入
HSIN
±
和 这 refclk 一个 迷你-
mum 的 ideally
±
4 串行 位,
或者 20% 的 这 文字 时期. 这个
余裕 是 减少 预定的 至 finite
上升/下降 时间 和 建制 时间
的 这 内部的 电路系统.
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