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theory 的 运作
这 hi-5701 是 一个 6-位 相似物-至-数字的 转换器 为基础 在 一个
并行的 CMOS “flash” architecture. 这个 flash 技巧 是 一个
极其 快 方法 的 一个/d 转换 因为 所有 位
decisions 是 制造 同时发生地. 在 所有, 64 comparators
是 使用 在 这 hi-5701; 63 comparators 至 encode 这
输出 文字, 加 一个 额外的 比较器 至 发现 一个
overflow 情况.
这 cmos hi-5701 工作 用 alternately 切换 在
一个 “sample” 模式 和 一个 “auto balance” 模式. splitting 向上
这 comparison 处理 在 这个 cmos 技巧 提供 一个
号码 的 significant 有利因素. 这 补偿 电压 的 各自
cmos 比较器 是 dynamically canceled 和 各自
转换 循环 此类 那 补偿 电压 逐渐变化 是 virtually
eliminated 在 运作. 这 块 图解 和 定时
图解 illustrate 如何 这 hi-5701 cmos flash 转换器
运作.
这 输入 时钟 这个 控制 这 运作 的 这 hi-5701
是 first 分割 在 一个 非-反相的
φ
1 时钟 和 一个 反相的
φ
2
时钟. 这些 二 clocks, 在 转变, 同步 所有 内部的
定时 的 相似物 switches 和 控制 逻辑 在里面 这
转换器.
在 这 “auto balance” 模式 (
φ
1), 所有
φ
1 switches 关闭 和
φ
2 switches 打开. 这 输出 的 各自 比较器 是
短促地 系 至 它的 自己的 输入, 自-偏置 这 比较器
midway 在 v
SS
和 v
DD
和 presenting 一个 低
阻抗 至 一个 小 输入 电容. 各自 电容, 在
转变, 是 连接 至 一个 涉及 电压 tap 从 这
电阻 ladder. 这 自动 balance 模式 quickly precharges
所有 64 输入 电容 在 这 自-偏差 电压 和
各自 各自的 tap 电压.
在 这 “sample” 模式 (
φ
2), 所有
φ
1 switches 打开 和
φ
2
switches 关闭. 这个 places 各自 比较器 在 一个 敏感的
高 增益 amplifier configuration. 在 这个 打开 循环 状态, 这
输入 阻抗 是 非常 高 和 任何 小 电压 变换 在
这 输入 将 驱动 这 输出 也 高 或者 低. 这
φ
2 状态
也 switches 各自 输入 电容 从 它的 涉及 tap 至
这 输入 信号. 这个 instantly transfers 任何 电压
区别 在 这 涉及 tap 和 输入 电压 至 这
比较器 输入. 所有 64 comparators 是 因此 驱动
同时发生地 至 一个 defined 逻辑 状态. 为 例子, 如果 这
输入 电压 是 在 mid-规模, 电容 precharged near
零 在
φ
1 将 推 比较器 输入 高等级的 比 这
自 偏差 电压 在
φ
2; 电容 precharged near 这
涉及 电压 推 这 各自的 比较器 输入
更小的 比 这 偏差 要点. 在 一般, 所有 电容
precharged 用 taps 在之上 这 输入 电压 强迫 一个 “low”
电压 在 比较器 输入; 那些 precharged 在下 这
输入 电压 强迫 “high” 输入 在 这 comparators.
在 这 next
φ
1 状态, 比较器 输出 数据 是 latched
在 这 encoder 逻辑 块 和 这 first 平台 的 encoding
takes 放置. 这 下列的
φ
2 状态 完成 这 encoding
处理. 这 6 数据 位 (加 overflow 位) 是 latched 在
这 输出 flip-flops 在 这 next 下落 时钟 边缘. 这
overflow 位 是 设置 如果 这 输入 电压 超过 v
REF
+ -
1
/
2
lsb. 这 输出 总线 将 是 也 使能 或者 无能
符合 至 这 状态 的
CE1 和 CE2 (看 表格 2). 当
无能, 输出 位 假设 一个 高 阻抗 状态.
作 显示 在 这 定时 图解, 这 数字的 输出 文字
变为 有效的 之后 这 第二
φ
1 状态. 那里 是 因此 一个 一个
和 一个 half 循环 pipeline 延迟 在 输入 样本 和
数字的 输出. “data 输出 delay” 时间 indicates 这 slight
时间 延迟 为 数据 至 变为 有效的 在 这 终止 的 这
φ
1 状态.
谈及 至 这 glossary 的 条款 为 其它 definitions.
表格 1. 管脚 描述
管脚 # 名字 描述
1 D5 位 6, 输出 (msb).
2 OVF overflow, 输出.
3V
SS
数字的 地面.
4 NC 非 连接.
5 CE2 三-状态 输出 使能 输入, 起作用的
高 (看 表格 2).
6 CE1 三-状态 输出 使能 输入, 起作用的
低 (看 表格 2).
7 CLK 时钟 输入.
8 阶段 样本 时钟 阶段 控制 输入. 当
阶段 是 低, 样本 Unknown (
φ
1) oc-
curs 当 这 时钟 是 低 和 自动 bal-
ance (
φ
2) Occurs 当 这 时钟 是 高
(看 text).
9V
REF
+ 涉及 电压 积极的 输入.
10 V
REF
- 涉及 电压 负的 输入.
11 V
在
相似物 信号 输入.
12 V
DD
电源 供应, +5v.
13 D0 位 1, 输出 (lsb).
14 D1 位 2, 输出.
15 D2 位 3, 输出.
16
1
/
2
R2 涉及 ladder 中点.
17 D3 位 4, 输出.
18 D4 位 5, 输出.
表格 2. 碎片 使能 真实 表格
CE1 CE2 D0
-
D5 OVF
0 1 有效的 有效的
1 1 三-状态 有效的
X 0 三-状态 三-状态
x = don’t 小心
hi-5701
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