3
管脚 描述 和 i/o 管脚 相等的 电路
管脚 非 标识 i/o
典型
电压
水平的 相等的 电路 描述
1 至 6
45 至 48
da0 至 da9 I TTL 一侧 一个 数据 输入.
7 至 16 DB0 至 da9 I TTL 一侧 b 数据 输入.
17 DIV2IN I TTL
1
/
2
频率-分隔 时钟 输入.
使用 这个 管脚 为 mux.1a 或者 mux.2
模式. Leave 打开 为 其它 模式.
18 DIV2OUT O TTL
1
/
2
频率-分隔 时钟 输出-
放. 这 信号 和 这
1
/
2
fre-
quency 分隔 时钟 (div2out) 是
输出 为 mux.1a 模式. Leave
打开 为 其它 模式.
19 clk/t I TTL 时钟 输入. 使用 这个 管脚 当 这
时钟 是 输入 在 这 TTL 水平的. 在
这个 时间, leave 管脚 20 和 21
打开.
20 clkp/e I PECL 时钟 输入. 使用 这个 管脚 当 这
时钟 是 输入 在 PECL 水平的. 在 这个
时间, leave 管脚 19 打开.
21 clkn/e I PECL clkp/e Complementary 输入.
当 left 打开, 这个 管脚 变得 至
这 门槛 潜在的. 运作
是 可能 仅有的 和 clkp/e, 但是
complementary 输入 是 recom-
mended 至 attain 快 和 稳固的
运作.
6
48
16
1
45
7
至
DGND1
V
REF
至
至
DV
CC1
17
DGND1
V
REF
DV
CC1
18
DGND1
DV
CC1
19
DGND1
V
REF
DV
CC1
20
DGND1
DV
CC1
21
HI3197
: 点此下载
