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引脚
HMP817X
(pqfp)
顶 视图
6463 62 61 60 59 58 57 56 55 54 53 52 51 50 49
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
竞赛 1
竞赛 2
fs_调整
VREF
地
地
P0
VA一个
地
P1
P2
P3
P4
P5
P6
P7
VA一个
VA一个
Y
C
地
VA一个
地
ntsc/pal1
地
地
ntsc/pal2
地
VA一个
地
地
VA一个
SCL
SDA
SA
RESV
NC
NC
VA一个
重置
地
NC
NC
NC
NC
NC
NC
地
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
P8
P9
P10
P11
P12
P13
地
CLK2
VA一个
CLK
P14
P15
VSYNC
HSYNC
地方
BLANK
管脚 描述
管脚
名字
管脚
号码
输入/
输出 描述
p0-p15 58, 55-43,
38, 37
I pixel 输入 管脚. 看 表格 1. 任何 pixel 输入 不 使用 应当 是 连接 至 地.
NC 32-27, 23,
22
I 非 连接 管脚. 这些 管脚 是 不 使用. 它们 将 是 left floating 或者 将 是 连接 至
地.
RESV 21 I 这个 管脚 是 保留 和 应当 是 连接 至 地.
地方 34 O 地方 输出. 这 地方 输出 indicates 那 这 encoder 是 outputting 这 odd 或者 甚至 video
地方. 这 极性 的 地方 是 可编程序的.
HSYNC 35 i/o horizontal 同步 输入/输出. 作 一个 输入, 这个 管脚 必须 是 asserted 在 这 horizontal
同步 间隔. 如果 它 occurs early, 这 线条 时间 将 是 shortened. 如果 它 occurs late, 这 线条 时间
将 是 lengthened 用 支持 这 输出 在 这 front porch 水平的. 作 一个 输出, 它 是 asserted
在 这 horizontal 同步 间隔. 这 极性 的 hsync 是 可编程序的. 如果 不 驱动,
这 电路 为 这个 管脚 应当 包含 一个 4-12k
Ω
拉 向上 电阻 连接 至 vaa.
VSYNC 36 i/o vertical 同步 输入/输出. 作 一个 输入, 这个 管脚 必须 是 asserted 在 这 vertical 同步
间隔. 如果 它 occurs early, 这 地方 时间 将 是 shortened. 如果 它 occurs late, 这 地方 时间 将
是 lengthened 用 支持 这 输出 在 这 blanking 水平的. 作 一个 输出, 它 是 asserted 在
这 vertical 同步 间隔. 这 极性 的 VSYNC 是 可编程序的. 如果 不 驱动, 这 电路
为 这个 管脚 应当 包含 一个 4-12k
Ω
拉 向上 电阻 连接 至 vaa.
BLANK 33 i/o Composite blanking 输入/输出. 作 一个 输入, 这个 管脚 必须 是 asserted 在 这 horizontal
和 vertical blanking 间隔. 作 一个 输出, 它 是 asserted 在 这 horizontal 和 vertical
blanking 间隔. 这 极性 的 blank 是 可编程序的. 如果 不 驱动, 这 电路 为 这个
管脚 应当 包含 一个 4-12k
Ω
拉 向上 电阻 连接 至 vaa.
hmp8170, hmp8171, hmp8172, hmp8173
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