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传输者 运作
这 传输者 部分 组成 的 一个 8-文字 深的 用 31-
位 长 先进先出 记忆, parity 发生器, 传输者 文字
间隙 定时 电路 和 驱动器 电路.
• 这 flfo 记忆 是 有组织的 在 此类 一个 方法 那 数据
承载 在 这 输入 寄存器 是 automatically transferred 至
这 输出 寄存器 为 串行 数据 传递. 这个
排除 一个 大 数量 的 数据 managing 时间 自从 这
数据 需要 不 是 clocked 从 这 输入 寄存器 至 这
输出 寄存器. 这 先进先出 输入 寄存器 是 制造 向上 的 二
sets 的 16 d-类型 flip-flops, 这个 是 clocked 用 这 二
并行的 加载 信号 (
pl1 和 pl2). pl1 必须 总是
precede
pl2. 多样的 pl1’s 将 出现 和 数据 将 是
写 在. 作 soon 作
pl2 是 received, 数据 是
transferred 至 这 先进先出. 这 数据 从 这 数据 总线 是
clocked 在 这 d-类型 flip-flop 在 这 积极的 going 边缘
的 这 pl 信号. 如果 这 先进先出 记忆 是 initially empty, 或者
这 堆栈 是 不 全部, 这 数据 将 是 automatically
transferred 向下 这 记忆 堆栈 和 在 这 输出
寄存器 或者 至 这 last empty 先进先出 存储 寄存器. 如果 这
传输者 使能 信号 (entx) 是 不 起作用的, 一个 逻辑 “0”,
这 数据 仍然是 在 这 输出 寄存器. 这 先进先出 记忆
有 存储 locations 至 支撑 第八 31-位 words. 如果 这
记忆 是 全部 和 这 新 数据 是 又一次 strobed 和
pl,
这 old 数据 在 这 输入 寄存器 是 写 在 用 这 新
数据. 数据 将 仍然是 在 这 记忆 直到 entx 变得 至 一个
逻辑 “1”. 这个 activates 这 先进先出 时钟 和 数据 是 shifted
输出 serially 至 这 传输者 驱动器. 数据 将 是 承载
在 这 先进先出 仅有的 当 entx 是 inactive (低). 它 是 不
可能 至 写 数据 在 这 先进先出 当 transmitting.
警告: 如果
pl1 或者 pl2 是 应用 当 entx 是 高,
i.e., 当 transmitting, 这 flfo 将 是 disrupted 此类
那 它 将 需要 一个
mr (主控 重置) 信号 至
recover.
• 这 输出 寄存器 的 这 先进先出 是 设计 此类 那 它
能 变换 输出 一个 文字 的 24 位 长 或者 31 位 长. 这个
文字 长度 是 又一次 控制 用 这 wlsel 位. 这 tx
文字 间隙 计时器 电路 也 automatically inserts 一个 间隙
相等的 至 4-位 时间 在 各自 文字. 这个 给 一个
最小 必要条件 的 29-位 时间 或者 36-位 时间 为 各自
文字 传递. 假设 这 信号, entx, 仍然是
在 一个 逻辑 “1”, 一个 转移 至 堆栈 信号 是 发生 至
转移 这 数据 向下 这 记忆 堆栈 一个 位置.
这个 action 是 持续 直到 这 last 文字 是 shifted 输出 的
这 先进先出 记忆. 在 这个 时间 一个 传输者 准备好 (tx/r)
flag 是 发生 至 信号 这 用户 那 这 传输者 是
准备好 至 receive 第八 更多 数据 words. 在 transmis-
sion, 如果 entx 是 带去 低 然后 高 又一次, 传递
将 cease leaving 一个 portion 的 这 文字 untransmitted, 和
这 数据 integrity 的 这 先进先出 将 是 destroyed.
• 一个 位 计数器 是 使用 至 发现 这 last 位 shifted 输出 的
这 先进先出 记忆 和 appends 这 parity 位 发生
用 这 parity 发生器. 这 parity 发生器 有 一个
控制 信号, parity 审查 (parck), 这个 establishes
whether odd 或者 甚至 parity 是 使用 在 这 输出 数据 文字.
parck 设置 至 一个 逻辑 “0” 将 结果 在 odd parity 和 当
设置 至 一个 逻辑 “1” 将 结果 在 甚至 parity.
样本 接口 技巧
从 图示 1, 一个 能 看 那 这 数据 总线 是 时间 shared
在 这 接受者 和 传输者. 因此, 总线
controlling 必须 是 synchronously shared 在 这
接受者 和 这 传输者.
图示 2 显示 这 典型 接口 定时 控制 的 这
arlnc 碎片 为 接到 函数 和 为 transmitting
函数. 定时 sequence 为 加载 这 传输者 先进先出
记忆 是 显示 在 定时 间隔 一个. 一个 传输者 准备好
(tx/r) 标记 信号 这 用户 那 这 传输者 记忆 是
empty. 这 用户 然后 使能 这 传输者 数据, 一个 16-位
文字, 在 这 数据 总线 和 strobes 这 传输者 和 一个
并行的 加载 (
pl1) 信号. 这 第二 部分 的 这 32-位
文字 是 similarly 承载 在 这 传输者 和
pl2, 这个
也 initiates 数据 转移 至 堆栈. 这个 是 持续的 直到
这 记忆 是 全部, 这个 是 第八 31-位 words. 这 用户
必须 保持 追踪 的 这 号码 的 words 承载 在 这
记忆 至 确保 非 数据 是 写 在 用 其它 数据.
在 这 时间 这 用户 是 加载 这 传输者, he 做
不 有 至 维护 这 接受者, 甚至 如果 这 接受者 flags
这 用户 和 这 信号
d/r1 那 一个 有效的 received 文字 是
准备好 至 是 fetched. 这个 是 显示 用 这 定时 间隔 b. 如果
这 用户 decides 至 获得 这 received 数据 在之前 这
传输者 是 完全地 承载, he sets 这 二 并行的
加载 信号 (
pl1 和 pl2) 在 一个 逻辑 “1” 状态, 和 strobes
en1 当 这 信号 sel 是 在 一个 逻辑 “0” 状态. 之后 这
负的 边缘 的
en1, 这 first 16-位 段 的 这
received 文字 变为 有效的 在 这 数据 总线. 在 这
积极的 边缘 的
en1, 这 用户 应当 toggle 这 信号 sel
至 准备好 这 接受者 为 这 第二 16-位 文字. strobing
这 接受者 和
en1, 这 第二 时间, 使能 这 第二
16-位 文字 和 resets 这 接受者 准备好 标记
d/r1. 这
用户 应当 now 重置 这 信号 sel 至 一个 逻辑 “0” 状态 至
准备好 这 接受者 为 另一 读 循环. 在 这 时间
时期 那 这 用户 是 fetching 这 received words, he 能
加载 这 传输者. 这个 是 完毕 用 interlacing 这
PL
信号 和 这
en 信号 作 显示 在 这 定时 间隔
b. servicing 这 接受者 2 是 类似的 和 是 illustrated 用
定时 间隔 c. 定时 间隔 d 显示 这 rest 的 这
传输者 加载 sequence 和 这 beginning 的 这
传递 用 切换 这 信号 tx 使能 至 一个 逻辑 “1”
状态. 定时 间隔 e 是 这 时间 它 takes 至 transmit 所有 数据
从 这 flfo 记忆, 也 288 位 时间 或者 232 位 时间.
repeater 运作
这个 模式 的 运作 准许 一个 数据 文字 那 有 被
received 至 是 放置 直接地 在 这 先进先出 为 传递. 一个
定时 图解 是 显示 在 图示 7. 一个 32-位 文字 是 使用 在
这个 例子. 这 数据 文字 是 shifted 在 这 变换 寄存器
和 这
d/r flag 变得 低. 一个 逻辑 “0” 是 放置 在 这 sel
线条 和
en1 是 strobed. 这个 是 这 一样 作 这 正常的
接受者 运作 和 places half 这 数据 文字 (16 位) 在
这 数据 总线. 用 strobing
pl1 在 这 一样 时间 作 en1,
这些 16 位 将 是 带去 止 这 总线 和 放置 在 这
先进先出. sel 是 brought 后面的 高 和
en1 是 strobed 又一次 为
这 第二 16 位 的 这 数据 文字. 又一次 用 strobing
pl2 在
这 一样 时间 这 第二 16 位 将 是 放置 在 这 先进先出.
这 parity 位 将 有 被 stripped away leaving 这 31-位
数据 文字 在 这 先进先出 准备好 为 传递 作 显示 在
图示 6.
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