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引脚
28 含铅的 pdip, 28 含铅的 soic
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管脚 描述
名字 类型 描述
V
CC
+5v 电源 供应 管脚.
地 地面
p0-1 I 阶段 调制 输入 (变为 起作用的 之后 一个 pipeline 延迟 的 四 clocks). 一个 阶段 变换 的 0, 90,
180, 或者 270 degrees 能 是 选择 作 显示 在 表格 1.
CLK I nco 时钟. (cmos 水平的)
SCLK I 这个 管脚 clocks 这 频率 控制 变换 寄存器.
sel_l/M I 一个 高 在 这个 输入 选择 这 least significant 32 位 的 这 64-位 频率 寄存器 作 这 输入 至
这 阶段 accumulator; 一个 低 选择 这 大多数 significant 32 位.
SFTEN I 这 起作用的 低 输入 使能 这 shifting 的 这 频率 寄存器.
msb/LSB I 这个 输入 选择 这 变换 方向 的 这 频率 寄存器. 一个 低 在 这个 输入 shifts 在 这 数据 LSB
first; 一个 高 shifts 在 这 数据 msb first.
ENPHAC I 这个 管脚, 当 低, 使能 这 clocking 的 这 阶段 accumulator. 这个 输入 有 一个 pipeline 延迟 的
四 clocks.
SD I 数据 在 这个 管脚 是 shifted 在 这 频率 寄存器 用 这 rising 边缘 的 SCLK 当 SFTEN 是 低.
TXFR I 这个 起作用的 低 输入 是 clocked 面向 这 碎片 用 CLK 和 变为 起作用的 之后 一个 pipeline 延迟 的 四
clocks. 当 低, 这 频率 控制 文字 选择 用 sel_l/M 是 transferred 从 这 频率
寄存器 至 这 阶段 accumulator’s 输入 寄存器.
加载 I 这个 输入 变为 起作用的 之后 一个 pipeline 延迟 的 five clocks. 当 低, 这 反馈 在 这 阶段
accumulator 是 zeroed.
out0-11 O 输出 数据. out0 是 lsb. unsigned.
所有 输入 是 ttl 水平的, 和 这 例外 的 clk.
overline designates 起作用的 低 信号.
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OUT6
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OUT9
OUT10
OUT11
地
V
CC
sel_l/M
SFTEN
msb/LSB
ENPHAC
SD
SCLK
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OUT5
OUT3
OUT2
OUT1
OUT0
地
P1
加载
TXFR
CLK
地
OUT4
V
CC
P0
1
HSP45102
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