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为 增加 flexibility, 这 CFLD 输入 提供 一个 alternative
mechanism 为 transferring 数据 从 这 微处理器
接口’s 支持 寄存器 至 这 中心 频率
寄存器. 当 cfld 是 抽样 “high” 用 这 rising 边缘
的 时钟, 这 内容 的 这 支持 寄存器 是
transferred 至 这 中心 频率 寄存器 作 显示 在
图示 23. 使用 这个 加载 mechanism, 一个 更新 的 这
中心 频率 寄存器 能 是 同步 和 一个
外部 事件. 提醒 应当 是 带去 当 使用 这
cfld 自从 这 支持 寄存器 内容 将 是
transferred 至 这 中心 频率 寄存器 whenever
cfld 是 asserted.
便条: cfld 应当 不 是 asserted
任何 sooner 比 2 clk’s 下列的 这 last 支持
寄存器 加载.
作 显示 在 图示 24, 这 next
配置 寄存器 能 是 承载 一个 CLK 之后 CFLD
有 被 承载 在 这 rising 边缘 的 clk.
这 微处理器 接口 能 是 使用 至 读 这 upper
8 位 的 这 AGC 循环 过滤 accumulator. 这 程序 为
读 这 循环 accumulator 组成 的 first 抽样 这
循环 accumulator 用 writing 9 至 这 destination 地址
寄存器 和 然后 读 这 循环 accumulator 值 在
c0-7 用 asserting rd. 这 抽样 值 是 使能 为
输出 在 c0-7 用 forcing rd “low” 非 sooner 比 6 clk’s
之后 这 writing 这 destination 寄存器 作 显示 在
图示 25. 这 8-位 输出 corresponds 至 这 3 exponent
位 和 5 fractional 位 至 这 正确的 的 这 二进制的 要点 (看
图示 3). 这 3 exponent 位 编排 至 c7-5 和 c7 正在
这 大多数 significant. 这 fractional 位 编排 至 c4-0 在
减少 significance 从 c4 至 c0.
便条: 这些 处理器 信号 是 代表. 这 真实的 shape 的 这 波形 将 是 设置 用 这 微处理器 使用. 核实 那 这 mi-
croprocessor 波形 满足 这 参数 在 这 波形 部分 的 这个 数据 薄板 至 确保 恰当的 运作. 当 这 微处理器
波形 是 不 必需的 至 是 同步的 至 clk, 它们 是 显示 作 同步的 波形 为 clarity 在 这 illustration.
图示 23. 控制 寄存器 加载 sequence
加载
配置
加载 地址 的
目标 控制
寄存器 和
加载 next
配置
寄存器
数据
wait 4 clks
WR
CLK
a0-2
c0-7
1234
earliest 时间
另一 加载
43210 01
don’t 小心
RD
处理器
信号
能 begin
便条: 这些 处理器 信号 是 meant 至 是 代表.
这 真实的 shape 的 这 波形 将 是 设置 用 这 微处理器
使用. 核实 那 这 处理器 波形 满足 这 参数 在
这 波形 部分 的 这个 数据 薄板 至 确保 恰当的 运作.
这 处理器 波形 是 不 必需的 至 是 同步的 至
clk. 它们 是 显示 那 方法 至 clarify 这 illustration.
图示 24. 中心 频率 控制 寄存器
加载 sequence 使用 cf 加载
WR
0123
加载
配置
1
CLK
a0-2
c0-7
加载 next
配置
寄存器
0
1
2
数据
2
3
next clk
下列的
CFLD
CFLD
WR
4
加载 地址
的 目标
控制 寄存器
CLK
a0-2
c0-7
ASSERT
RD
至 使能 数据
输出 在 c0-7
1
23
4 56
9
和 wait 6 clk’s
三-状态
输入 总线
便条: 这些 处理器 信号 是 meant 至 是 代表.
这 真实的 shape 的 这 波形 将 是 设置 用 这 微处理器
使用. 核实 那 这 处理器 波形 满足 这 参数 在
这 波形 部分 的 这个 数据 薄板 至 确保 恰当的 运作.
这 处理器 波形 是 不 必需的 至 是 同步的 至
clk. 它们 是 显示 那 方法 至 clarify 这 illustration.
图示 25. agc 读 sequence
RD
don’t 小心
HSP50110
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