Si4136
16 rev. 1.0
函数的 描述
这 si4136 是 一个 大而单一的 整体的 电路 那
执行 如果 和 双-带宽 rf 综合 为 许多
无线的 communications 产品. 这个 整体的
电路 (ic), along 和 一个 最小 号码 的 外部
组件, 是 所有 那 是 需要 至 执行 这
频率 综合 函数 在 产品 像 w-lan
使用 这 ieee 802.11 标准.
这 si4136 有 三 完全 阶段-锁 循环
(plls), 和 整体的 电压-控制 oscillators
(vcos). 这 低 阶段 噪音 的 这 vcos 制造 这
si4136 合适的 为 使用 在 要求 无线的
communications 产品. 也 整体的 是 阶段
detectors, 循环 过滤, 和 涉及 和 输出
频率 dividers. 这 ic 是 编写程序 通过 一个
三-线 串行 接口.
二 plls 是 提供 为 rf 综合. 这些 rf
plls 是 多路复用 所以 那 仅有的 一个 pll 是 起作用的 在 一个
给 时间 (作 决定 用 这 设置 的 一个 内部的
寄存器). 这 起作用的 pll 是 这 last 一个 写. 这
中心 频率 的 这 vco 在 各自 pll 是 设置 用 这
内部的 bond 线 电感 在里面 这 包装.
不精确 在 这些 inductances 是 补偿 为
用 这 自-tuning algorithm. 这 algorithm 是 run
下列的 电源-向上 或者 下列的 一个 改变 在 这
编写程序 输出 频率.
这 rf plls 包含 一个 分隔-用-2 电路 在之前 这 n-
分隔物. 作 一个 结果, 这 阶段 探测器 频率 (f
φ
) 是
equal 至 half 这 desired 频道 间隔. 为 例子,
为 一个 200 khz 频道 间隔, f
φ
将 equal 100 khz.
这 如果 pll 做 不 包含 这 分隔-用-2 电路
在之前 这 n-分隔物. 在 这个 情况, f
φ
是 equal 至 这
desired 频道 间隔. 各自 rf vco 是 优化 为
一个 particular 频率 范围. 这 rf1 vco 是
优化 至 运作 从 2.3 ghz 至 2.5 ghz, 当 这
rf2 vco 是 优化 至 运作 在 2.025 GHz
和 2.3 ghz.
一个 pll 是 提供 为 如果 综合. 这 中心
频率 的 这个 电路’s vco 是 设置 用 一个 外部
电感. 这 pll 能 调整 这 如果 输出 频率
用 ±5% 的 这 vco 中心 频率. 不精确 在
这 值 的 这 外部 电感 是 补偿
为 用 这 si4136’s 专卖的 自-tuning algorithm.
这个 algorithm 是 initiated 各自 时间 这 pll 是 powered-
向上 (用 也 这 pwdnb 管脚 或者 用 软件) 和/或者
各自 时间 一个 新 输出 频率 是 编写程序. 这
如果 vco 能 有 它的 中心 频率 设置 作 低 作
526 mhz 和 作 高 作 952 mhz. 一个 如果 输出 分隔物
是 提供 至 分隔 向下 这 如果 输出 发生率, 如果
需要. 这 分隔物 是 可编程序的, 有能力 的
dividing 用 1, 2, 4, 或者 8.
在 顺序 至 accommodate 设计 运动 在 xin
发生率 更好 比 25 mhz, 这 si4136 包含 一个
可编程序的 分隔-用-2 选项 (xindiv2 在
寄存器 0, d6) 在 这 xin 输入. 用 enabling 这个
选项, 这 si4136 能 接受 一个 范围 的 tcxo
发生率 从 25 mhz 至 50 mhz. 这个 特性
制造 这 si4136 完美的 为 w-lan 无线电 设计
运行 在 一个 xin 的 44 mhz.
这 唯一的 pll architecture 使用 在 这 si4136
生产 安排好 (锁) 时间 那 是 comparable 在
速 至 fractional-n architectures 没有 suffering 这
高 阶段 噪音 或者 spurious 调制 影响 常常
有关联的 和 那些 设计.
串行 接口
一个 定时 图解 为 这 串行 接口 是 显示 在
图示 2 在 页 7. 图示 3 在 页 7 显示 这
format 的 这 串行 文字.
这 si4136 是 编写程序 serially 和 22-位 words
包括 的 18-位 数据 地方 和 4-位 地址 地方.
当 这 串行 接口 是 使能 (i.e., 当 senb 是
低) 数据 和 地址 位 在 这 sdata 管脚 是
clocked 在 一个 内部的 变换 寄存器 在 这 rising 边缘
的 sclk. 数据 在 这 变换 寄存器 是 然后 transferred 在
这 rising 边缘 的 senb 在 这 内部的 数据 寄存器
addressed 在 这 地址 地方. 这 串行 接口 是
无能 当 senb 是 高.
表格 11 在 页 21 summarizes 这 数据 寄存器
功能 和 地址. 它 是 不 需要 (虽然 它
是 容许的) 至 时钟 在 这 内部的 变换 寄存器 任何
leading 位 那 是 “don’t cares.”
设置 这 如果 vco 中心 发生率
这 如果 pll 能 调整 它的 输出 频率 ±5% 从
这 中心 频率 作 established 用 这 值 的 一个
外部 电感 连接 至 这 vco. 这 rf1
和 rf2 plls 有 fixed 运行 范围 预定的 至 这
电感 设置 用 这 内部的 bond 线. 各自 中心
频率 是 established 用 这 值 的 这 总的
电感 (内部的 和/或者 外部) 连接 至 这
各自的 vco. 制造 容忍 的 ±10% 为
这 外部 inductor 是 可接受的 为 这 如果 vco. 这
si4136 将 compensate 为 不精确 用 executing 一个
自-tuning algorithm 下列的 pll 电源-向上 或者
下列的 一个 改变 在 这 编写程序 输出
频率.
因为 这 总的 tank 电感 是 在 这 低 nh
范围, 这 电感 的 这 包装 needs 至 是
考虑 在 determining 这 准确无误的 外部
电感. 这 总的 电感 (l
TOT
) 提交 至
这 如果 vco 是 这 总 的 这 外部 电感 (l
EXT
)
: 点此下载
