飞利浦 半导体
SC16C652B
双 uart 和 32-字节 fifos 和 irda encoder/解码器
产品 数据 rev. 03 — 10 12月 2004 17 的 44
9397 750 14452
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7.2.1 ier 相比 transmit/receive 先进先出 中断 模式 运作
当 这 receive 先进先出 (fcr[0] = 逻辑 1), 和 receive 中断 (ier[0] = 逻辑 1)
是 使能, 这 receive 中断 和 寄存器 状态 将 reflect 这 下列的:
•
这 receive RXRDY 中断 (水平的 2 ISR 中断) 是 issued 至 这 外部 CPU
当 这 receive 先进先出 有 reached 这 编写程序 触发 水平的. 它 将 是 cleared
当 这 receive 先进先出 drops 在下 这 编写程序 触发 水平的.
•
Receive 先进先出 状态 将 也 是 reflected 在 这 用户 accessible ISR 寄存器 当
这 receive 先进先出 触发 水平的 是 reached. 两个都 这 isr 寄存器 receive 状态 位
和 这 中断 将 是 cleared 当 这 先进先出 drops 在下 这 触发 水平的.
•
这 receive 数据 准备好 位 (lsr[0]) 是 设置 作 soon 作 一个 character 是 transferred
从 这 变换 寄存器 (rsr) 至 这 receive 先进先出. 它 是 重置 当 这 先进先出 是
empty.
•
当 这 transmit 先进先出 和 中断 是 使能, 一个 中断 是 发生
当 这 transmit 先进先出 是 empty 预定的 至 这 unloading 的 这 数据 用 这 tsr 和
uart 为 传递 通过 这 传递 媒介. 这 中断 是 cleared 也
用 读 这 isr 寄存器, 或者 用 加载 这 thr 和 新 数据 characters.
2 IER[2] receive 线条 状态 中断. 这个 中断 将 是 issued
whenever 一个 receive 数据 错误 情况 exists 作 reflected 在
lsr[1:4].
逻辑 0 = 使不能运转 这 接受者 线条 状态 中断 (正常的
default 情况).
逻辑 1 = 使能 这 接受者 线条 状态 中断.
1 IER[1] transmit 支持 寄存器 中断. 在 这 16c450 模式, 这个
中断 将 是 issued whenever 这 thr 是 empty, 和 是
有关联的 和 lsr[5]. 在 这 先进先出 模式, 这个 中断 将 是
issued whenever 这 先进先出 是 empty.
逻辑 0 = 使不能运转 这 Transmit 支持 寄存器 Empty (txrdy)
中断 (正常的 default 情况).
逻辑 1 = 使能 这 txrdy (isr 水平的 3) 中断.
0 IER[0] receive 支持 寄存器. 在 这 16c450 模式, 这个 中断 将
是 issued 当 这 rhr 有 数据, 或者 是 cleared 当 这 rhr 是
empty. 在 这 先进先出 模式, 这个 中断 将 是 issued 当 这
先进先出 有 reached 这 编写程序 触发 水平的 或者 是 cleared 当
这 先进先出 drops 在下 这 触发 水平的.
逻辑 0 = 使不能运转 这 接受者 准备好 (isr 水平的 2, rxrdy)
中断 (正常的 default 情况).
逻辑 1 = 使能 这 rxrdy (isr 水平的 2) 中断.
表格 10: 中断 使能 寄存器 位 描述
…continued
位 标识 描述
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