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管脚 配置
XTAL1 1 20 VDD
XTAL2 2 19 CLK+
XTFREQ 3 18 clk-
FS0 4 17 VSS
FS1 5 16 加载
STROBE 6 15 VAA
FS2 7 14 VSS
FS3 8 13 VDD
MS0 9 12 MCLK
VSS 10 11 MS1
ICS2572
管脚 描述
管脚 号码 管脚 名字 类型 描述
1 XTAL1 一个 quartz 结晶 连接 1/涉及 频率 输入.
2 XTAL2 一个 quartz 结晶 连接 2.
3 EXTFREQ I 外部 频率 输入
4 FS0 I vclk pll 频率 选择 lsb.
5 FS1 I vclk pll 频率 选择 位.
7 FS2 I vclk pll 频率 选择 位.
8 FS3 I vclk pll 频率 选择 msb.
6 STROBE I 控制 为 获得 的 vclk 选择 位 (fs0-fs3).
9 MS0 I mclk pll 频率 选择 lsb.
11 MS1 I mclk pll 频率 选择 msb.
19 CLK+ O Pixel时钟 输出 (不 inverted)
18 clk- O Pixel时钟 输出 (inverted)
16 加载 O 分隔 dotclock (/4, 5, 或者 8)
12 MCLK O mclk 频率 输出
17 保留 - 必须 是 连接 至 vss.
10, 14 VSS P 设备 地面. 所有 管脚 必须 是 连接.
13, 20 VDD P 输出 平台 vdd. 所有 管脚 必须 是 连接.
15 VAA P synthesizer vdd.
20-管脚 插件 或者 soic
j-4, j-7
ICS2572
e-96

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管脚配置 XTAL1 1 20 VDD XTAL2 2 19 CLK+ XTFREQ 3 18 clk- FS0 4 17 VSS FS1 5 16 加载 STROBE 6 15 VAA FS2 7 14 VSS FS3 8 13 VDD MS0 9 12 MCLK VSS 10 11 MS1 ICS2572 管脚描述管脚号码管脚名字类型描述 1 XTAL1 一个 quartz 结晶连接 1/涉及频率输入. 2 XTAL2 一个 quartz 结晶连接 2. 3 EXTFREQ I 外部频率输入 4 FS0 I vclk pll 频率选择 lsb. 5 FS1 I vclk pll 频率选择位. 7 FS2 I vclk pll 频率选择位. 8 FS3 I vclk pll 频率选择 msb. 6 STROBE I 控制为获得的 vclk 选择位 (fs0-fs3). 9 MS0 I mclk pll 频率选择 lsb. 11 MS1 I mclk pll 频率选择 msb. 19 CLK+ O Pixel时钟输出 (不 inverted) 18 clk- O Pixel时钟输出 (inverted) 16 加载 O 分隔 dotclock (/4, 5, 或者 8) 12 MCLK O mclk 频率输出 17 保留 - 必须是连接至 vss. 10, 14 VSS P 设备地面. 所有管脚必须是连接. 13, 20 VDD P 输出平台 vdd. 所有管脚必须是连接. 15 VAA P synthesizer vdd. 20-管脚插件或者 soic j-4, j-7 ICS2572 e-96

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