数字的 输入
这 fs0-fs3 管脚 和 这 strobe 管脚 是 使用 至 选择 这
desired 运行 频率 的 这 vclk 输出 从 这 16
前-编写程序/用户-编写程序 selections 在 这 ics2572.
这些 管脚 是 也 使用 至 加载 新 频率 数据 在 这
寄存器.
有 配置 为 这 strobe 输入 包含: posi-
tive-边缘triggered, 负的-边缘 triggered, 高-水平的 trans-
parent, 和 低-水平的 transparent (看 订货 信息).
vclk 输出 频率 选择
至 改变 这 vclk 输出 频率, simply 写 这 ap-
propriate 数据 至 这 ics2572 fs 输入. 做 不 执行 任何
更远 写 至 这 设备 为 50 milliseconds (假设 一个
14.318 mhz 涉及). 这 synthesizer 将 输出 这 新
频率 编写程序 在 那 location 之后 一个 brief 延迟
(看 timeout 规格).
mclk 输出 频率 选择
这 ms0-ms1 管脚 是 使用 至 直接地 选择 这 desired
运行 频率 的 这 mclk 输出 从 这 四 前-
编写程序/用户-编写程序 selections 在 这 ics2572.
这些 输入 是 不 latched, 也不 是 它们 involved 和 mem-
ory 程序编制 行动.
程序编制 模式 选择
一个 程序编制 sequence 是 定义 作 一个 时期 的 在 least 50
milliseconds 的 非 数据 写 至 这 ics2572 (至 clear 这 变换
寄存器) followed 用 一个 序列 的 数据 写 (作 显示 here):
FS0 FS1 FS2 FS3
XX
开始
位 (必须 是 “0”) 0
XX ” 1
XX
r/w*
控制 0
XX ” 1
XX
L0
(location lsb) 0
XX ” 1
XX
L1
0
XX ” 1
XX
L2
0
XX ” 1
XX
L3
0
XX ” 1
XX
L4
(location msb) 0
XX ” 1
XX
N0
(反馈 lsb) 0
XX ” 1
XX
N1
0
XX ” 1
XX
N2
0
XX ” 1
XX
N3
0
XX ” 1
XX
N4
0
XX ” 1
XX
N5
0
XX ” 1
XX
N6
0
XX ” 1
XX
N7
(反馈 msb) 0
XX ” 1
XX
EXTFREQ
位 (选择 如果 “1”) 0
XX ” 1
XX
D0
(邮递-分隔物 lsb) 0
XX ” 1
XX
D1
(邮递-分隔物 msb) 0
XX ” 1
XX
STOP1
位 (必须 是 “1” 0
XX ” 1
XX
STOP2
位 (必须 是 “1”) 0
XX ” 1
ICS2572
e-97
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